منځپانګې پټول
1 Intel Interlaken 2nd Generation Agilex 7 FPGA IP ډیزاین Example
2 د محصول معلومات
3 د محصول کارولو لارښوونې
4 د چټک پیل لارښود
5 هارډویر او سافټویر
6 اړوند معلومات
7 ډیزاین Exampلی تفصیل
8 اسناد / سرچینې
8.1 حوالې

Intel-logo

Intel Interlaken 2nd Generation Agilex 7 FPGA IP ډیزاین Example

Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-exampد محصول

د محصول معلومات

د انټرلیکن (دوهم نسل) FPGA IP کور د Intel Agilex 2 FPGA ځانګړتیا ده. دا د سمولیشن ټیسټ بینچ او د هارډویر ډیزاین وړاندې کويample چې د تالیف او هارډویر ازموینې ملاتړ کوي. ډیزاین example د انټرلیکن لید اړخ ځانګړتیا لپاره هم شتون لري. د IP کور د ای ټایل وسیلو لپاره د NRZ او PAM4 حالت ملاتړ کوي او ډیزاین تولیدويampد لینونو او ډیټا نرخونو د ټولو ملاتړ شوي ترکیبونو لپاره.

د هارډویر او سافټویر اړتیاوې
د انټرلیکن (دوهم نسل) IP کور ډیزاین example د Intel Agilex 7 F-Series Transceiver-SoC پرمختیا کټ ته اړتیا لري. مهرباني وکړئ د نورو معلوماتو لپاره د پراختیا کټ کارونکي لارښود ته مراجعه وکړئ.

د لارښود جوړښت
تولید شوی انټرلیکن (دوهم نسل) پخوانیampپه ډیزاین کې لاندې لارښودونه شامل دي:

  • example_design: اصلي برخه لري files د ډیزاین لپاره example.
  • ilk_uflex: لري fileد انټرلیکن د لید اړخ حالت اختیار سره تړاو لري.
  • ila_uflex: لري fileد انټرلیکن د لید اړخ حالت اختیار پورې اړه لري (یوازې هغه وخت رامینځته کیږي کله چې غوره شوی وي).

د محصول کارولو لارښوونې

د انټرلیکن (دوهم نسل) کارولو لپاره د FPGA IP کور ډیزاین exampاو، دا ګامونه تعقیب کړئ:

  1. ډاډ ترلاسه کړئ چې تاسو د Intel Agilex 7 F-Series Transceiver-SoC پرمختیا کټ لرئ.
  2. ډیزاین تالیف کړئ exampد سمیلیټر په کارولو سره.
  3. د ډیزاین تصدیق کولو لپاره فعال سمول ترسره کړئ.
  4. ډیزاین تولید کړئ exampد پیرامیټر مدیر په کارولو سره.
  5. ډیزاین تالیف کړئ exampد Quartus Prime په کارولو سره.
  6. د ډیزاین تصدیق کولو لپاره د هارډویر ازموینه ترسره کړئ.

یادونه: د انټرلیکن لید اړخ حالت اختیار د IP پیرامیټر مدیر کې د انتخاب لپاره شتون لري. که وټاکل شي، اضافي files به په "ila_uflex" لارښود کې رامینځته شي.

د چټک پیل لارښود

  • انټرلیکن (دوهم نسل) د FPGA IP کور د سمولیشن ټیسټ بینچ او د هارډویر ډیزاین وړاندې کويample چې د تالیف او هارډویر ازموینې ملاتړ کوي.
  • کله چې تاسو ډیزاین تولید کړئ example، د پیرامیټر مدیر په اوتومات ډول رامینځته کوي fileپه هارډویر کې ډیزاین سمولو، تالیف او ازموینې لپاره اړین دي.
  • ډیزاین example د انټرلیکن لید اړخ ځانګړتیا لپاره هم شتون لري.
  • د ټیسټ بینچ او ډیزاین example د E-tile وسیلو لپاره NRZ او PAM4 حالت ملاتړ کوي.
  • د انټرلیکن (دوهم نسل) FPGA IP کور ډیزاین تولیدويampد لینونو او ډیټا نرخونو د ټولو ملاتړ شوي ترکیبونو لپاره.

انځور 1. د ډیزاین لپاره د پراختیا مرحلې ExampleIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-example-fig-1 (1)

د انټرلیکن (دوهم نسل) IP کور ډیزاین example د لاندې ځانګړتیاو ملاتړ کوي:

  • داخلي TX ته RX سیریل لوپ بیک حالت
  • په اوتومات ډول د ثابت اندازې کڅوړې رامینځته کوي
  • د بسته بندۍ د چک کولو اساسي وړتیاوې
  • د بیا ازموینې هدف لپاره ډیزاین له سره تنظیم کولو لپاره د سیسټم کنسول کارولو وړتیا
  • د PMA موافقت

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

انځور 2. د انټرلیکن (دوهم نسل) ډیزاین لپاره د لوړې کچې بلاک ډیاګرام Example

اړوند معلومات

  • انټرلیکن (دوهم نسل) د FPGA IP کارونکي لارښود
  • انټرلیکن (دوهم نسل) د انټیل FPGA IP خوشې یادښتونه

هارډویر او سافټویر

د هارډویر او سافټویر اړتیاوې
د پخوانۍ ازموینې لپارهampد ډیزاین لپاره، لاندې هارډویر او سافټویر وکاروئ:

  • Intel® Quartus® Prime Pro Edition سافټویر
  • د سیسټم کنسول
  • ملاتړ شوي سمیلیټرونه:
    • سیمنز* EDA ماډلسیم* SE یا QuestaSim*
    • Synopsys* VCS*
    • Cadence* Xcelium*
  • Intel Agilex® 7 F-Series Transceiver-SoC پراختیایی کټ (AGFB014R24A2E2V)

اړوند معلومات
د Intel Agilex 7 F-Series Transceiver-SoC پراختیایی کټ کارن لارښود
د لارښود جوړښت
د انټرلیکن (دوهم نسل) IP کور ډیزاین example file لارښودونه لاندې تولید شوي files د ډیزاین لپاره example.

انځور 3. د تولید شوي انټرلیکن (دویم نسل) لارښود جوړښتampد ډیزاینIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-example-fig-1 (3)

د هارډویر ترتیب، سمول، او ازموینه files کې موقعیت لريample_installation_dir>/uflex_ilk_0_example_design.
جدول 1. انټرلیکن (دوهم نسل) د IP کور هارډویر ډیزاین Example File توضیحات دا files په کې ديample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus لارښود.

File نومونه تفصیل
example_design.qpf د Intel Quartus Prime پروژه file.
example_design.qsf د Intel Quartus Prime پروژې ترتیبات file
example_design.sdc jtag_time_template.sdc د Synopsys ډیزاین محدودیت file. تاسو کولی شئ د خپل ډیزاین لپاره کاپي او ترمیم کړئ.
sysconsole_testbench.tcl اصلي file د سیسټم کنسول ته د لاسرسي لپاره

جدول 2. انټرلیکن (دوهم نسل) د IP کور ټیسټ بینچ File تفصیل
دا file په کې دیample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl لارښود.

File نوم تفصیل
top_tb.sv د لوړې کچې ټیسټ بینچ file.

جدول 3. انټرلیکن (دوهم نسل) د IP کور ټیسټ بینچ سکریپټونه
دا files په کې ديample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench لارښود.

File نوم تفصیل
vcstest.sh د VCS سکریپټ د ټیسټ بینچ چلولو لپاره.
vlog_pro.do د ټیسټ بینچ چلولو لپاره ماډل سیم SE یا QuestaSim سکریپټ.
xcelium.sh د Xcelium سکریپټ د ټیسټ بینچ چلولو لپاره.

د هارډویر ډیزاین Exampد اجزاو

  • د پخوانيampلی ډیزاین سیسټم او د PLL حوالې ساعتونه او اړین ډیزاین برخې سره نښلوي. د پخوانيample ډیزاین د IP کور په داخلي لوپ بیک حالت کې تنظیموي او د IP کور TX کارونکي ډیټا لیږد انٹرفیس کې پاکټونه رامینځته کوي. د IP کور دا پاکټونه د داخلي لوپ بیک لارې ته د لیږدونکي له لارې لیږي.
  • وروسته له دې چې د IP کور ریسیور د لوپ بیک لار کې پاکټونه ترلاسه کوي ، دا پروسس کوي
  • انټرلیکن پاکټونه او د RX کارونکي ډیټا لیږد انٹرفیس کې یې لیږدوي. د پخوانيampد ډیزاین چک کوي چې پاکټونه ترلاسه شوي او لیږدول شوي میچ.
  • د هارډویر پخوانیampپه ډیزاین کې بهرني PLL شامل دي. تاسو کولی شئ روښانه متن معاینه کړئ files ته view sampلی کوډ چې د انټرلیکن (دوهم نسل) FPGA IP سره د بهرني PLLs وصلولو لپاره یو ممکنه میتود پلي کوي.
  • د انټرلیکن (دوهم نسل) هارډویر ډیزاین exampپه دې کې لاندې اجزا شامل دي:
    • انټرلیکن (دوهم نسل) FPGA IP
    • د بسته بندۍ جنراتور او د پاکټ چیکر
    • JTAG کنټرولر چې د سیسټم کنسول سره اړیکه لري. تاسو د سیسټم کنسول له لارې د پیرودونکي منطق سره اړیکه ونیسئ.

انځور 4. انټرلیکن (دوهم نسل) د هارډویر ډیزاین Exampد E-Tile NRZ حالت تغیراتو لپاره د لوړې کچې بلاک ډیاګرامIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-example-fig-1 (4)

د انټرلیکن (دوهم نسل) هارډویر ډیزاین example چې د E-tile PAM4 حالت توپیرونه په نښه کوي اضافي ساعت mac_clkin ته اړتیا لري چې IO PLL تولیدوي. دا PLL باید د ورته حوالې ساعت وکاروي چې pll_ref_clk چلوي.
انځور 5. انټرلیکن (دوهم نسل) د هارډویر ډیزاین Exampد ای ټایل PAM4 حالت تغیراتو لپاره د لوړې کچې بلاک ډیاګرامIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-example-fig-1 (5)

د E-tile PAM4 حالت تغیراتو لپاره، کله چې تاسو د PAM4 پیرامیټر لپاره غیر کارول شوي ټرانسیور چینلونه فعال کړئ، د اضافي حوالې ساعت بندر اضافه کیږي (pll_ref_clk [1]). دا پورټ باید په ورته فریکونسۍ کې پرمخ وړل شي لکه څنګه چې د IP پیرامیټر مدیر (د ساتل شوي چینلونو لپاره د حوالې ساعت فریکونسۍ) کې تعریف شوي. د PAM4 لپاره غیر کارول شوي ټرانسیور چینلونه ساتل اختیاري دي. دې ساعت ته ټاکل شوي پن او اړوند محدودیتونه په QSF کې لیدل کیږي کله چې تاسو د ډیزاین تولید لپاره Intel Stratix® 10 یا Intel Agilex 7 پرمختیا کټ غوره کړئ.
یادونه: د ډیزاین لپاره exampلی سمولیشن، ټیسټ بینچ تل د pll_ref_clk [0] او pll_ref_clk [1] لپاره ورته فریکونسۍ تعریفوي.
اړوند معلومات
د Intel Agilex 7 F-Series Transceiver-SoC پراختیایی کټ کارن لارښود

د ډیزاین تولید
انځور 6. کړنلارهIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-example-fig-1 (6)

د هارډویر پخوانی تولید لپاره دا مرحلې تعقیب کړئampد ډیزاین او ټیسټ بینچ:

  1. د Intel Quartus Prime Pro Edition سافټویر کې، کلیک وکړئ File ➤ د نوي Intel Quartus Prime پروژه جوړولو لپاره د نوې پروژې وزرډ، یا کلیک وکړئ File ➤ د موجوده Intel Quartus Prime پروژې خلاصولو لپاره پروژه خلاص کړئ. وزرډ تاسو ته د وسیله مشخص کولو لپاره هڅوي.
  2. د وسیلې کورنۍ Intel Agilex 7 مشخص کړئ او د خپل ډیزاین لپاره وسیله غوره کړئ.
  3. په IP کتلاګ کې، انټرلیکن (دوهم نسل) انټل FPGA IP ومومئ او دوه ځله کلیک وکړئ. د نوي IP متغیر کړکۍ څرګندیږي.
  4. د لوړې کچې نوم مشخص کړئ ستاسو د دودیز IP توپیر لپاره. د پیرامیټر مدیر د IP تغیراتو تنظیمات په a کې خوندي کوي file نومول شوی .ip.
  5. په OK کلیک وکړئ. د پیرامیټر مدیر څرګندیږي.
    انځور 7. Exampد انټرلیکن (دوهم نسل) انټل FPGA IP پیرامیټر ایډیټر کې د ډیزاین ټبIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-example-fig-1 (7)
  6. په IP ټب کې، د خپل IP اصلي توپیر لپاره پیرامیټونه مشخص کړئ.
  7. د PMA موافقت ټب کې، د PMA موافقت پیرامیټونه مشخص کړئ که تاسو پلان لرئ چې د خپل ای ټایل وسیلې تغیراتو لپاره د PMA موافقت وکاروئ. دا ګام اختیاري دی:
    • د موافقت کولو بار نرم IP اختیار فعال کړئ غوره کړئ.
    • یادونه: تاسو باید په IP ټب کې د اصلي PHY Debug Master Endpoint (NPDME) اختیار فعال کړئ کله چې د PMA موافقت فعال شوی وي.
    • د PMA موافقت لپاره د PMA موافقت پری سیټ غوره کړئ پیرامیټر غوره کړئ.
    • د لومړني او دوامداره تطبیق پیرامیټرونو بارولو لپاره د PMA موافقت پریلوډ کلیک وکړئ.
    • د ملاتړ لپاره د PMA تشکیلاتو شمیر مشخص کړئ کله چې ډیری PMA تشکیلات د PMA ترتیب کولو پیرامیټر شمیرې په کارولو سره فعال شوي وي.
    • د PMA ترتیب غوره کړئ کوم چې د بار کولو یا ذخیره کولو لپاره کارول کیږي د بارولو یا ذخیره کولو لپاره د PMA ترتیب غوره کړئ.
    • د غوره شوي PMA ترتیب کولو ترتیباتو د پورته کولو لپاره د غوره شوي PMA ترتیباتو څخه د لوډ موافقت کلیک وکړئ.
    • د PMA موافقت پیرامیټرو په اړه د نورو معلوماتو لپاره، E-tile ته مراجعه وکړئ
      د لیږدونکي PHY کارونکي لارښود.
  8. په Exampد ډیزاین ټب کې ، د ټیسټ بینچ رامینځته کولو لپاره د سمولیشن اختیار غوره کړئ ، او د هارډویر پخوانی تولید لپاره ترکیب انتخاب غوره کړئ.ampد ډیزاین.
    • یادونه: تاسو باید لږترلږه یو له سمولیشن یا ترکیب انتخابونو څخه غوره کړئ چې د Exampد ډیزاین Files.
  9. د تولید شوي HDL بڼه لپاره، ویریلوګ یا VHDL غوره کړئ.
  10. د هدف پرمختیا کټ لپاره مناسب انتخاب غوره کړئ.
    • یادونه: د Intel Agilex 7 F-Series Transceiver SoC پرمختیا کټ اختیار یوازې هغه وخت شتون لري کله چې ستاسو پروژه د Intel Agilex 7 وسیله نوم مشخص کړي چې د AGFA012 یا AGFA014 سره پیل کیږي. کله چې تاسو د پراختیا کټ اختیار غوره کړئ، د پن دندې د Intel Agilex 7 پراختیایی کټ آلې برخې نمبر AGFB014R24A2E2V سره سم تنظیم شوي او ممکن ستاسو له ټاکل شوي وسیلې څخه توپیر ولري. که تاسو اراده لرئ چې ډیزاین په هارډویر کې په مختلف PCB کې ازموینه وکړئ، نو هیڅ اختیار غوره کړئ او په .qsf کې مناسب پن دندې ترسره کړئ. file.
  11. کلیک پیدا کړئ Exampد ډیزاین. د انتخاب Exampد ډیزاین لارښود کړکۍ ښکاري.
  12. که تاسو غواړئ ډیزاین بدل کړئ exampد ډیفالټ ښودل شوي لارښود لار یا نوم (uflex_ilk_0_example_design)، نوې لارې ته لټون وکړئ او نوې ډیزاین ټایپ کړئampد لارښود نوم.
  13. په OK کلیک وکړئ.

اړوند معلومات

  • د Intel Agilex 7 F-Series Transceiver-SoC پراختیایی کټ کارن لارښود
  • د بریښنایی ټایل لیږدونکي PHY کارونکي لارښود

د ډیزاین سمول کول Example Testbench
انټرلیکن (دوهم نسل) هارډویر ډیزاین ته مراجعه وکړئampد E-tile NRZ حالت تغیراتو او انټرلیکن (دوهم نسل) هارډویر ډیزاین لپاره د لوړې کچې بلاکampد E-tile PAM4 حالت تغیراتو لپاره د لوړې کچې بلاک د سمولیشن ټیسټ بینچ بلاک ډیاګرامونه.
انځور 8. کړنلارهIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-example-fig-1 (8)

د ټیسټ بینچ سمولو لپاره دا مرحلې تعقیب کړئ:

  1. د کمانډ پرامپټ کې ، د ټیسټ بینچ سمولیشن لارښود ته بدل کړئ. لارښود دیample_installation_dir>/example_design/ د Intel Agilex 7 وسیلو لپاره ټیسټ بینچ.
  2. د خپلې خوښې ملاتړ شوي سمیلیټر لپاره د سمولو سکریپټ چل کړئ. سکریپټ په سمیلیټر کې ټیسټ بینچ تالیف او چلوي. ستاسو سکریپټ باید وګوري چې د SOP او EOP شمیرې د سمولو بشپړیدو وروسته سره سمون لري. جدول ته مراجعه وکړئ د سمولیشن چلولو مرحلې.

جدول 4. د سمولیشن چلولو لپاره ګامونه

سیمالټ لارښوونې
ماډل سیم SE یا QuestaSim د کمانډ لاین کې، -do vlog_pro.do ټایپ کړئ

که تاسو د ماډل سیم GUI له راوړلو پرته سمولو ته ترجیح ورکوئ، vsim -c -do vlog_pro.do ټایپ کړئ
VCS د کمانډ لاین کې، sh vcstest.sh ټایپ کړئ
ایکسیلیم د کمانډ لاین کې، sh xcelium.sh ټایپ کړئ

پایلې تحلیل کړئ. یو بریالی سمول پاکټونه لیږي او ترلاسه کوي، او "ټیسټ پاس شوی" ښکاره کوي.
د ډیزاین لپاره د ټیسټ بینچ example لاندې دندې بشپړوي:

  • د انټرلیکن (دوهم نسل) Intel FPGA IP انسټیټیوټ کوي.
  • د PHY حالت چاپوي.
  • د میټا فریم همغږي (SYNC_LOCK) او د کلمې (بلاک) حدود (WORD_LOCK) چک کوي.
  • د انفرادي لینونو د تړلو او سمون لپاره انتظار کوي.
  • د کڅوړو لیږد پیل کوي.
  • د کڅوړې احصایې چک کوي:
    • د CRC24 تېروتنې
    • SOPs
    • EOPs

لاندې sample output په انټرلیکن موډ کې د بریالۍ سمولیشن ازموینه په ګوته کوي:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-example-fig-1 (9)Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-example-fig-1 (10)

یادونه: د انټرلیکن ډیزاین example simulation testbench 100 پاکټونه لیږي او 100 پاکټونه ترلاسه کوي. لاندې sample output د انټرلیکن لید اړخ حالت کې د بریالۍ سمولیشن ازموینه په ګوته کوي:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-example-fig-1 (11)

یادونه: د پاکټونو شمیر (SOPs او EOPs) په هر لین کې توپیر لري په انټرلیکن لوکاسایډ ډیزاین کېample simulation sample output.
اړوند معلومات
د هارډویر ډیزاین Example اجزا په 6 پاڼه کې

د ډیزاین تالیف او ترتیب کول Example په هارډویر کې
انځور 9. کړنلارهIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-example-fig-1 (12)

په هارډویر کې د مظاهرې ازموینې تالیف او چلولو لپاره exampد ډیزاین لپاره، دا ګامونه تعقیب کړئ:

  1. د هارډویر پخوانی ډاډ ترلاسه کړئampد ډیزاین نسل بشپړ شوی.
  2. د Intel Quartus Prime Pro Edition سافټویر کې، د Intel Quartus Prime پروژه خلاص کړئample_installation_dir>/example_design/quartus/ example_design.qpf>.
  3. د پروسس کولو مینو کې، کلیک کول پیل کړئ.
  4. د بریالي تالیف وروسته، یو .sof file ستاسو په ټاکل شوي لارښود کې شتون لري. د هارډویر پخوانی پروګرام کولو لپاره دا ګامونه تعقیب کړئampد Intel Agilex 7 وسیله کې ډیزاین:
    • a. د Intel Agilex 7 F-Series Transceiver-SoC پرمختیا کټ کوربه کمپیوټر ته وصل کړئ.
    • ب. د ساعت کنټرول غوښتنلیک لانچ کړئ ، کوم چې د پراختیا کټ برخه ده ، او د ډیزاین پخواني لپاره نوي فریکونسۍ تنظیم کړئample. لاندې د ساعت کنټرول غوښتنلیک کې د فریکونسۍ ترتیب دی:
    • • Si5338 (U37)، CLK1- 100 MHz
    • • Si5338 (U36)، CLK2- 153.6 MHz
    • Si549 (Y2)، OUT- ستاسو د ډیزاین اړتیا سره سم د pll_ref_clk (1) ارزښت ته وټاکئ.
    • ج. د اوزار مینو کې، پروګرامر کلیک وکړئ.
    • d. په پروګرامر کې، د هارډویر سیټ اپ کلیک وکړئ.
    • e. د پروګرام کولو وسیله غوره کړئ.
    • f. د Intel Agilex 7 F-Series Transceiver-SoC پرمختیا کټ وټاکئ او اضافه کړئ کوم چې ستاسو د Intel Quartus Prime سیشن سره وصل کیدی شي.
    • g. ډاډ ترلاسه کړئ چې حالت J ته ټاکل شویTAG.
    • h. د Intel Agilex 7 وسیله غوره کړئ او د وسیلې اضافه کولو کلیک وکړئ. پروګرامر ستاسو په بورډ کې د وسیلو ترمنځ د اړیکو د بلاک ډیاګرام ښکاره کوي.
    • i. د خپل .sof سره په قطار کې، د .sof لپاره بکس چیک کړئ.
    • j. د برنامه / ترتیب کولو کالم کې بکس چیک کړئ.
    • k. په پیل کلیک وکړئ.

اړوند معلومات

  • د پروګرام کولو Intel FPGA وسیلې په 0 پاڼه کې
  • د سیسټم کنسول سره ډیزاینونه تحلیل او ډیبګ کول
  • د Intel Agilex 7 F-Series Transceiver-SoC پراختیایی کټ کارن لارښود

د هارډویر ډیزاین ازموینهample
وروسته له دې چې تاسو د انټرلیکن (دوهم نسل) انټل FPGA IP کور ډیزاین تنظیم کړئampخپل وسیله ترتیب او تنظیم کړئ، تاسو کولی شئ د سیسټم کنسول د IP کور او د هغې ځای پرځای شوي اصلي PHY IP کور راجسترونو پروګرام کولو لپاره وکاروئ.

د سیسټم کنسول راوستلو لپاره دا مرحلې تعقیب کړئ او د هارډویر ډیزاین پخوانی ازموینه وکړئampLe:

  1. د Intel Quartus Prime Pro Edition سافټویر کې، د وسیلو مینو کې، د سیسټم ډیبګ کولو اوزار ➤ سیسټم کنسول کلیک وکړئ.
  2. ته بدل کړئample_installation_dir>example_design/ hwtest لارښود.
  3. د J سره پیوستون خلاصولو لپارهTAG ماسټر، لاندې کمانډ ولیکئ: سرچینه sysconsole_testbench.tcl
  4. تاسو کولی شئ د لاندې ډیزاین سره د داخلي سیریل لوپ بیک حالت فعال کړئampلی حکمونه:
    • a. stat: د عمومي وضعیت معلومات چاپ کوي.
    • ب. sys_reset: سیسټم بیا تنظیموي.
    • ج. لوپ_ون: داخلي سریال لوپ بیک فعالوي.
    • d. چلول_example_design: ډیزاین چلوي example.
    • یادونه: تاسو باید د run_ex څخه دمخه د لوپ_ون کمانډ چل کړئample_design قومانده. د منډې_example_design لاندې کمانډونه په ترتیب سره پرمخ وړي: sys_reset->stat->gen_on->stat->gen_off.
    • یادونه: کله چې تاسو د موافقت کولو بار نرم IP اختیار فعال کړئ غوره کړئ ، run_example_design کمانډ د run_load_PMA_configuration کمانډ په چلولو سره د RX اړخ کې د موافقت لومړني کیلیبریشن ترسره کوي.
  5. تاسو کولی شئ د لاندې ډیزاین سره د داخلي سیریل لوپ بیک حالت بند کړئampحکم:
    • a. لوپ_ آف: داخلي سریال لوپ بیک بندوي.
  6. تاسو کولی شئ د IP کور د لاندې اضافي ډیزاین سره برنامه کړئ exampلی حکمونه:
    • a. gen_on: د پاکټ جنریټر فعالوي.
    • ب. gen_off: د پاکټ جنریټر غیر فعالوي.
    • ج. run_test_loop: لپاره ازموینه پرمخ وړي د E-tile NRZ او PAM4 تغیراتو لپاره وختونه.
    • d. clear_err: ټول چپچپا خطا بټونه پاکوي.
    • e. set_test_mode : په ځانګړي حالت کې د چلولو لپاره ازموینه تنظیموي.
    • f. get_test_mode: د اوسني ازموینې حالت چاپ کوي.
    • g. set_burst_size : د برسټ اندازه په بايټونو کې ټاکي.
    • h. get_burst_size: د برسټ اندازه معلومات چاپوي.

بریالی ازموینه د HW_TEST:PASS پیغام چاپوي. لاندې د ازموینې لپاره د تیریدو معیارونه دي:

  • د CRC32، CRC24، او چیکر لپاره هیڅ غلطی نشته.
  • لیږدول شوي SOPs او EOPs باید د ترلاسه شوي سره سمون ولري.

لاندې sample output په انټرلیکن موډ کې د بریالۍ ازموینې ښودنه کوي:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-example-fig-1 (13)

بریالي ازموینه د HW_TEST : PASS پیغام چاپوي. لاندې د ازموینې لپاره د تیریدو معیارونه دي:

  • د CRC32، CRC24، او چیکر لپاره هیڅ غلطی نشته.
  • لیږدول شوي SOPs او EOPs باید د ترلاسه شوي سره سمون ولري.

لاندې sample output په Interlaken Lookaside حالت کې د بریالي ازموینې چلول په ګوته کوي:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-example-fig-1 (14)Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-example-fig-1 (15)

ډیزاین Exampلی تفصیل

ډیزاین example د انټرلیکن IP کور فعالیتونه ښیې.

اړوند معلومات
انټرلیکن (دوهم نسل) د FPGA IP کارونکي لارښود

ډیزاین Exampد چلند
په هارډویر کې د ډیزاین ازموینې لپاره، لاندې کمانډونه په سیسټم کنسول کې ټایپ کړئ:

  1. د تنظیم سرچینه file:
    • % سرچینهample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
  2. ازموینه ترسره کړئ:
    • % run_example_design
  3. د انټرلیکن (دوهم نسل) هارډویر ډیزاین exampدا لاندې مرحلې بشپړوي:
    • a. د انټرلیکن (دوهم نسل) IP بیا تنظیموي.
    • ب. د انټرلیکن (دوهم نسل) IP په داخلي لوپ بیک حالت کې تنظیموي.
    • ج. د IP کور د TX کارونکي ډیټا لیږد انٹرفیس ته په تادیه کې د مخکینۍ تعریف شوي ډیټا سره د انټرلیکن پاکټونو جریان لیږي.
    • d. ترلاسه شوي کڅوړې چک کوي او وضعیت راپور ورکوي. د پاکټ چیکر د هارډویر ډیزاین کې شامل دی example لاندې لومړني بسته چیک کولو وړتیاوې چمتو کوي:
      • ګوري چې د لیږد شوي کڅوړې ترتیب سم دی.
      • چک کوي چې ترلاسه شوي ډاټا د تمه شوي ارزښتونو سره سمون لري د دې ډاډ ترلاسه کولو سره چې د پیکټ پیل (SOP) او د پیکټ پای (EOP) شمیرې د معلوماتو لیږدولو او ترلاسه کولو په وخت کې سمون لري.

د انٹرفیس سیګنالونه
جدول 5. ډیزاین Exampد انٹرفیس سیګنالونه

د بندر نوم هدایت عرض (بټ) تفصیل
 

mgmt_clk

  

داخلول

  

1

 د سیسټم ساعت داخلول. د ساعت فریکونسۍ باید 100 MHz وي.
pll_ref_clk /

pll_ref_clk[1:0](2)

  

داخلول

  

۹/۹۷

 د لیږدونکي حوالې ساعت. د RX CDR PLL چلوي.
ادامه…
د بندر نوم هدایت عرض (بټ) تفصیل
      pll_ref_clk[1] یوازې هغه وخت شتون لري کله چې تاسو فعال کړئ غیر استعمال شوي ساتل

یادونه: د PAM4 لپاره د لیږدونکي چینلونه د E-tile PAM4 حالت IP تغیراتو کې پیرامیټر.
rx_pin داخلول د لینونو شمیر د ترلاسه کونکي SERDES ډیټا پن.
tx_pin محصول د لینونو شمیر د SERDES ډیټا پن لیږدول.
 

rx_pin_n

  

داخلول

  

د لینونو شمیر

 د ترلاسه کونکي SERDES ډیټا پن.

دا سیګنال یوازې د E-tile PAM4 حالت وسیلې تغیراتو کې شتون لري.
 

tx_pin_n

  

محصول

  

د لینونو شمیر

 د SERDES ډیټا پن لیږدول.

دا سیګنال یوازې د E-tile PAM4 حالت وسیلې تغیراتو کې شتون لري.
 

 

mac_clk_pll_ref

  

 

داخلول

  

 

1

 دا سیګنال باید د PLL لخوا پرمخ وړل شي او باید د ورته ساعت سرچینه وکاروي چې pll_ref_clk چلوي.

دا سیګنال یوازې د E-tile PAM4 حالت وسیلې تغیراتو کې شتون لري.
usr_pb_reset_n داخلول 1 سیسټم بیا تنظیمول.

اړوند معلومات
د انٹرفیس سیګنالونه

نقشه ثبت کړئ
یادونه: • ډیزاین Exampد راجستر پته د 0x20** سره پیل کیږي پداسې حال کې چې د انټرلیکن IP اصلي راجستر پته د 0x10** سره پیل کیږي.

  • د لاسرسي کوډ: RO—یوازې لوستل، او RW—لوستل/لیکل.
  • د سیسټم کنسول د ډیزاین example ثبت کوي او په سکرین کې د ازموینې حالت راپور ورکوي.

جدول 6. ډیزاین Exampد انټرلیکن ډیزاین لپاره نقشه راجستر کړئ Example

آفسټ نوم لاسرسی تفصیل
8'h00 ساتل شوی
8'h01 ساتل شوی
 

 

8'h02

  

 

سیسټم PLL بیا تنظیم کړئ

  

 

RO

 لاندې بټونه د سیسټم PLL د بیا تنظیمولو غوښتنه او ارزښت فعالولو ته اشاره کوي:

• بټ [0] – sys_pll_rst_req

• بټ [1] – sys_pll_rst_en
8'h03 RX لین ترتیب شوی RO د RX لین سمون په ګوته کوي.
 

8'h04

  

WORD تړل شوی

  

RO

 [NUM_LANES-1:0] – د کلمې (بلاک) د حدودو پیژندنه.
ادامه…

کله چې تاسو د PAM4 پیرامیټر لپاره غیر کارول شوي ټرانسیور چینلونه خوندي کړئ فعال کړئ ، د نه کارول شوي PAM4 غلام چینل ساتلو لپاره د اضافي حوالې ساعت بندر اضافه کیږي.

آفسټ نوم لاسرسی تفصیل
8'h05 همغږي تړل شوې RO [NUM_LANES-1:0] – د میټا فریم همغږي کول.
8'h06 - 8'h09 د CRC32 تېروتنې شمېره RO د CRC32 غلطی شمیره په ګوته کوي.
8'h0A د CRC24 تېروتنې شمېره RO د CRC24 غلطی شمیره په ګوته کوي.
 

 

8'h0B

  

 

د اوور فلو / زیرو سیګنال

  

 

RO

 لاندې ټکي په ګوته کوي:

• بټ [3] – د TX زیرمه سیګنال

• بټ [2] – د TX ډیر جریان سیګنال

• بټ [1] – د RX اوور فلو سیګنال
8'h0C د SOP شمیره RO د SOP شمیره په ګوته کوي.
8'h0D د EOP شمیره RO د EOP شمیره په ګوته کوي
 

 

8'h0E

  

 

د تېروتنې شمېره

  

 

RO

 د لاندې غلطیو شمیر په ګوته کوي:

• د لین د سمون له لاسه ورکول

• د غیرقانوني کنټرول کلمه

• د غیرقانوني چوکاټ کولو نمونه

• د SOP یا EOP شاخص ورک شوی
8'h0F لیږل_ډاټا_mm_clk RW د جنراتور سیګنال د فعالولو لپاره له 1 څخه تر بټ [0] ولیکئ.
 

8'h10

  

د چک کولو تېروتنه

   د چیکر تېروتنه په ګوته کوي. (د SOP ډیټا تېروتنه، د چینل شمیره تېروتنه، او د PLD ډیټا تېروتنه)
8'h11 د سیسټم PLL لاک RO بټ [0] د PLL تالا اشاره کوي.
 

8'h14

  

د TX SOP شمیره

  

RO

 د پیکټ جنریټر لخوا رامینځته شوي SOP شمیره په ګوته کوي.
 

8'h15

  

د TX EOP شمیره

  

RO

 د پیکټ جنریټر لخوا تولید شوي EOP شمیره په ګوته کوي.
8'h16 پرله پسې کڅوړه RW د دوامداره کڅوړې فعالولو لپاره له 1 څخه تر بټ [0] ولیکئ.
8'h39 د ECC تېروتنې شمېره RO د ECC غلطیو شمیر په ګوته کوي.
8'h40 ECC د غلطۍ شمیره سمه کړه RO د سمون شوي ECC غلطیو شمیر په ګوته کوي.

ډیزاین Example راجستر نقشه د انټرلیکن لید اړخ ډیزاین Example
د دې راجستر نقشه وکاروئ کله چې تاسو ډیزاین ډیزاین تولید کړئampد انټرلیکن د لید اړخ حالت پیرامیټ فعالولو سره فعال شو.

آفسټ نوم لاسرسی تفصیل
8'h00 ساتل شوی
8'h01 کاونټر ری سیٹ RO د 1 څخه بټ [0] ولیکئ ترڅو د TX او RX مساوي بټ پاک کړئ.
 

 

8'h02

  

 

سیسټم PLL بیا تنظیم کړئ

  

 

RO

 لاندې بټونه د سیسټم PLL د بیا تنظیمولو غوښتنه او ارزښت فعالولو ته اشاره کوي:

• بټ [0] – sys_pll_rst_req

• بټ [1] – sys_pll_rst_en
8'h03 RX لین ترتیب شوی RO د RX لین سمون په ګوته کوي.
 

8'h04

  

WORD تړل شوی

  

RO

 [NUM_LANES-1:0] – د کلمې (بلاک) د حدودو پیژندنه.
8'h05 همغږي تړل شوې RO [NUM_LANES-1:0] – د میټا فریم همغږي کول.
8'h06 - 8'h09 د CRC32 تېروتنې شمېره RO د CRC32 غلطی شمیره په ګوته کوي.
8'h0A د CRC24 تېروتنې شمېره RO د CRC24 غلطی شمیره په ګوته کوي.
ادامه…
آفسټ نوم لاسرسی تفصیل
8'h0B ساتل شوی
8'h0C د SOP شمیره RO د SOP شمیره په ګوته کوي.
8'h0D د EOP شمیره RO د EOP شمیره په ګوته کوي
 

 

8'h0E

  

 

د تېروتنې شمېره

  

 

RO

 د لاندې غلطیو شمیر په ګوته کوي:

• د لین د سمون له لاسه ورکول

• د غیرقانوني کنټرول کلمه

• د غیرقانوني چوکاټ کولو نمونه

• د SOP یا EOP شاخص ورک شوی
8'h0F لیږل_ډاټا_mm_clk RW د جنراتور سیګنال د فعالولو لپاره له 1 څخه تر بټ [0] ولیکئ.
 

8'h10

  

د چک کولو تېروتنه

  

RO

 د چیکر تېروتنه په ګوته کوي. (د SOP ډیټا تېروتنه، د چینل شمیره تېروتنه، او د PLD ډیټا تېروتنه)
8'h11 د سیسټم PLL لاک RO بټ [0] د PLL تالا اشاره کوي.
8'h13 د ځنډ شمیره RO د ځنډ شمیره په ګوته کوي.
 

8'h14

  

د TX SOP شمیره

  

RO

 د پیکټ جنریټر لخوا رامینځته شوي SOP شمیره په ګوته کوي.
 

8'h15

  

د TX EOP شمیره

  

RO

 د پیکټ جنریټر لخوا تولید شوي EOP شمیره په ګوته کوي.
8'h16 پرله پسې کڅوړه RO د دوامداره کڅوړې فعالولو لپاره له 1 څخه تر بټ [0] ولیکئ.
8'h17 TX او RX کاونټر مساوي RW ښیي چې TX او RX کاونټر مساوي دي.
8'h23 ځنډ فعال کړئ WO د ځنډ اندازه کولو فعالولو لپاره 1 څخه تر بټ [0] ولیکئ.
8'h24 ځنډ چمتو دی RO ښیي چې د ځنډ اندازه کول چمتو دي.

انټرلیکن (دوهم نسل) انټیل اګیلیکس 2 FPGA IP ډیزاین Exampد کارن لارښود آرشیف

  • د دې کارن لارښود د وروستي او پخوانیو نسخو لپاره، انټرلیکن ته مراجعه وکړئ (2nd
  • نسل) Intel Agilex 7 FPGA IP ډیزاین Exampد کارن لارښود HTML نسخه. نسخه غوره کړئ او ډاونلوډ کلیک وکړئ. که چیرې د IP یا سافټویر نسخه لیست نه وي، د مخکینۍ IP یا سافټویر نسخه لپاره د کارونکي لارښود پلي کیږي.
  • د IP نسخې د Intel Quartus Prime Design Suite سافټویر نسخو ته ورته دي تر v19.1 پورې. د Intel Quartus Prime Design Suite سافټویر نسخه 19.2 یا وروسته، د IP کورونه د نوي IP نسخه سکیم لري.

د انټرلیکن (دوهم نسل) لپاره د سند بیاکتنې تاریخ د انټل اګیلیکس 2 FPGA IP ډیزاین Exampد کارونکي لارښود

د سند نسخه د Intel Quartus Prime نسخه IP نسخه بدلونونه
2023.06.26 23.2 21.1.1 • د ترکیب او سمولو ماډل لپاره د VHDL ملاتړ اضافه شوی.

• د محصول کورنۍ نوم "Intel Agilex 7" ته تازه شوی.
2022.08.03 21.3 20.0.1 د Intel Agilex F-Series Transceiver-SoC پراختیایی کټ لپاره وسیله OPN سمه کړه.
2021.10.04 21.3 20.0.1 • د QuestaSim سمیلیټر لپاره ملاتړ اضافه شوی.

• د NCSim سمیلیټر لپاره لیرې شوی ملاتړ.
2021.02.24 20.4 20.0.1 • په برخه کې د PAM4 لپاره د نه کارول شوي ټرانسیور چینل ساتلو په اړه معلومات اضافه شوي: د هارډویر ډیزاین Exampد اجزاو.

• په برخه کې د pll_ref_clk[1] سیګنال توضیحات اضافه کړل: د انٹرفیس سیګنالونه.
2020.12.14 20.4 20.0.0 • تازه شوی sampپه برخه کې د انټرلیکن حالت او د انټرلیکن لید اړخ حالت لپاره د هارډویر ازموینې محصول د هارډویر ډیزاین ازموینهample.

• د انټرلیکن لیک-سایډ ډیزاین لپاره د راجستر نقشه تازه شوېampپه برخه کې نقشه ثبت کړئ.

• په برخه کې د بریالي هارډویر ازموینې لپاره د تیریدو معیارونه اضافه کړل د هارډویر ډیزاین ازموینهample.
2020.10.16 20.2 19.3.0 په RX اړخ کې د لومړني موافقت کیلیبریشن چلولو لپاره سم کمانډ د هارډویر ډیزاین ازموینهample برخه
2020.06.22 20.2 19.3.0 • د ډیزاین پخوانیample د انټرلیکن لید لید حالت لپاره شتون لري.

• د ډیزاین پخوانی هارډویر ازموینهample د Intel Agilex وسیلې تغیراتو لپاره شتون لري.

• اضافه شوی شکل: د انټرلیکن (دوهم نسل) ډیزاین لپاره د لوړې کچې بلاک ډیاګرام Example.

• لاندې برخې تازه شوي:

—   د هارډویر او سافټویر اړتیاوې

—   د لارښود جوړښت

• لاندې ارقام تعدیل شوي ترڅو د انټرلیکن لید اړخ اړوند تازه معلومات پکې شامل کړي:

—   شکل: انټرلیکن (دوهم نسل) د هارډویر ډیزاین Exampد E-Tile NRZ حالت تغیراتو لپاره د لوړې کچې بلاک ډیاګرام

—   شکل: انټرلیکن (دوهم نسل) د هارډویر ډیزاین Exampد E-tile PAM4 حالت تغیراتو لپاره د لوړې کچې بلاک ډیاګرام

• تازه شوی شکل: د IP پیرامیټر مدیر.
ادامه…
د سند نسخه د Intel Quartus Prime نسخه IP نسخه بدلونونه
      • په برخه کې د ساعت کنټرول غوښتنلیک کې د فریکونسۍ ترتیباتو په اړه معلومات اضافه شوي د ډیزاین تالیف او ترتیب کول Example په هارډویر کې.

• په لاندې برخو کې د انټرلیکن لیدو لپاره د ازموینې پایلې اضافه شوي:

—   د ډیزاین سمول کول Example Testbench

—   د هارډویر ډیزاین ازموینهample

• لاندې نوي سیګنالونه اضافه شوي د انٹرفیس سیګنالونه

برخه:

— mgmt_clk

- rx_pin_n

— tx_pin_n

- mac_clk_pll_ref

• د انټرلیکن د لید لوري ډیزاین مثال لپاره د راجستر نقشه اضافه کړهampلی دننه برخه: راجستر نقشه.
2019.09.30 19.3 19.2.1 clk100 لرې شوی. mgmt_clk په لاندې ډول IO PLL ته د حوالې ساعت په توګه کار کوي:

•    شکل: انټرلیکن (دوهم نسل) د هارډویر ډیزاین Exampد E-Tile NRZ حالت تغیراتو لپاره د لوړې کچې بلاک ډیاګرام.

•    شکل: انټرلیکن (دوهم نسل) د هارډویر ډیزاین Exampد ای ټایل PAM4 حالت تغیراتو لپاره د لوړې کچې بلاک ډیاګرام.
2019.07.01 19.2 19.2 ابتدايي خوشې کول.

انټرلیکن (دوهم نسل) Intel Agilex® 2 FPGA IP ډیزاین Exampد کارونکي لارښود

اسناد / سرچینې

Intel Interlaken 2nd Generation Agilex 7 FPGA IP ډیزاین Example [pdf] د کارونکي لارښود
د انټرلیکن دوهم نسل اګیلیکس 2 FPGA IP ډیزاین Example، Interlaken، 2nd Generation Agilex 7 FPGA IP ډیزاین Example، FPGA IP ډیزاین Example، IP ډیزاین Example، ډیزاین Example

حوالې

یو نظر پریږدئ

ستاسو بریښنالیک پته به خپره نشي. اړین ساحې په نښه شوي *