Intel Interlaken drugiej generacji Agilex 2 FPGA IP Design Example

Informacje o produkcie

Rdzeń IP FPGA Interlaken (2. generacji) jest funkcją układu FPGA Intel Agilex 7. Zapewnia symulacyjny stół testowy i projekt sprzętu, npampplik obsługujący kompilację i testowanie sprzętu. Projekt npampPlik jest również dostępny dla funkcji Interlaken Look-aside. Rdzeń IP obsługuje tryby NRZ i PAM4 dla urządzeń E-tile i generuje projekty npamppliki dla wszystkich obsługiwanych kombinacji liczby pasów i szybkości transmisji danych.

Wymagania sprzętowe i programowe
Projekt rdzenia IP Interlaken (2. generacji) npampPlik wymaga zestawu deweloperskiego Intel Agilex 7 Transceiver-SoC z serii F. Więcej informacji można znaleźć w podręczniku użytkownika zestawu deweloperskiego.

Struktura katalogów
Wygenerowany Interlaken (2. generacji) example design zawiera następujące katalogi:

• example_design: Zawiera główne files za projekt npample.
• podobny_uflex: Zawiera files związane z opcją trybu bocznego Interlaken.
• ila_uflex: Zawiera files związane z opcją trybu bocznego Interlaken (generowane tylko wtedy, gdy jest zaznaczone).

Instrukcje użytkowania produktu

Aby użyć rdzenia IP FPGA Interlaken (2. generacji), npample, wykonaj następujące kroki:

1. Upewnij się, że masz zestaw deweloperski transceiver-SoC Intel Agilex 7 z serii F.
2. Skompiluj projekt npample za pomocą symulatora.
3. Wykonaj symulację funkcjonalną, aby zweryfikować projekt.
4. Wygeneruj projekt npampplik za pomocą edytora parametrów.
5. Skompiluj projekt npample przy użyciu Quartus Prime.
6. Wykonaj testy sprzętu, aby zweryfikować projekt.

Notatka: Opcja trybu Interlaken Look-aside jest dostępna do wyboru w edytorze parametrów IP. Jeśli wybrano, dodatkowe files zostaną wygenerowane w katalogu „ila_uflex”.

Szybki przewodnik

• Rdzeń Interlaken (2. generacji) FPGA IP zapewnia stanowisko testowe do symulacji i projekt sprzętu, npampplik obsługujący kompilację i testowanie sprzętu.
• Kiedy generujesz projekt npampplik, edytor parametrów automatycznie tworzy plik files niezbędne do symulacji, kompilacji i testowania projektu w sprzęcie.
• Projekt npampplik jest również dostępny dla funkcji Interlaken Look-aside.
• Stanowisko testowe i projekt exampPlik obsługuje tryby NRZ i PAM4 dla urządzeń E-tile.
• Rdzeń IP FPGA Interlaken (2. generacji) generuje projekt npamppliki dla wszystkich obsługiwanych kombinacji liczby pasów i szybkości transmisji danych.

Rysunek 1. Etapy rozwoju dla Design Example

Projekt rdzenia IP Interlaken (2. generacji) npample obsługuje następujące funkcje:

• Wewnętrzny tryb szeregowej pętli zwrotnej TX do RX
• Automatycznie generuje pakiety o stałym rozmiarze
• Podstawowe możliwości sprawdzania pakietów
• Możliwość użycia konsoli systemowej do zresetowania projektu w celu ponownego przetestowania
• Adaptacja PMA

Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i półprzewodników zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian w dowolnych produktach i usługach w dowolnym czasie bez powiadomienia. Firma Intel nie ponosi żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klienci firmy Intel powinni uzyskać najnowszą wersję specyfikacji urządzeń przed poleganiem na jakichkolwiek opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi. *Inne nazwy i marki mogą być przedmiotem praw osób trzecich.

Rysunek 2. Schemat blokowy wysokiego poziomu dla projektu Interlaken (2. generacji) Przykładample

Informacje powiązane

• Podręcznik użytkownika FPGA IP Interlaken (2. generacji).
• Informacje o wersji Intel FPGA IP Interlaken (2. generacji).

Sprzęt i oprogramowanie

Wymagania sprzętowe i programowe
Aby przetestować byłegoampPodczas projektowania użyj następującego sprzętu i oprogramowania:

• Oprogramowanie Intel® Quartus® Prime Pro Edition
• Konsola systemowa
• Obsługiwane symulatory:
  • Siemens* EDA ModelSim* SE lub QuestaSim*
  • Streszczenie* VCS*
  • Kadencja* Xcelium*
• Zestaw deweloperski układu nadawczo-odbiorczego Intel Agilex® 7 z serii F (AGFB014R24A2E2V)

Informacje powiązane
Podręcznik użytkownika zestawu rozwojowego układu nadawczo-odbiorczego Intel Agilex 7 z serii F
Struktura katalogów
Projekt rdzenia IP Interlaken (2. generacji) npample file katalogi zawierają następujące wygenerowane files za projekt npample.

Rysunek 3. Struktura katalogów wygenerowanego Interlaken (2. generacji) Exampprojekt

Konfiguracja sprzętowa, symulacja i test fileznajdują się wample_installation_dir>/uflex_ilk_0_example_design.
Tabela 1. Interlaken (2. generacji) Projekt sprzętu IP Core Example File Opisy te files są wample_installation_dir>/uflex_ilk_0_example_design/ npampkatalog le_design/quartus.

File Nazwy	Opis
example_design.qpf	Projekt Intel Quartus Prime file.
example_design.qsf	Ustawienia projektu Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Ograniczenie projektowe Synopsys file. Możesz kopiować i modyfikować dla własnego projektu.
sysconsole_testbench.tcl	Główny file dostępu do konsoli systemowej

Tabela 2. Interlaken (2. generacji) stół testowy IP Core File Opis
Ten file jest wample_installation_dir>/uflex_ilk_0_example_design/ npampkatalog le_design/rtl.

File Nazwa	Opis
top_tb.sv	Stanowisko testowe na najwyższym poziomie file.

Tabela 3. Skrypty Interlaken (2. generacji) IP Core Testbench
Te files są wample_installation_dir>/uflex_ilk_0_example_design/ npampkatalog le_design/testbench.

File Nazwa	Opis
vctest.sh	Skrypt VCS do uruchamiania testbencha.
vlog_pro.do	Skrypt ModelSim SE lub QuestaSim do uruchamiania testbencha.
xcelium.sh	Skrypt Xcelium do uruchamiania testbencha.

Projektowanie sprzętu Example Komponenty

• ByłyampProjekt le łączy zegary systemowe i referencyjne PLL oraz wymagane komponenty projektowe. Byłyampprojekt pliku konfiguruje rdzeń IP w trybie wewnętrznej pętli zwrotnej i generuje pakiety na interfejsie przesyłania danych użytkownika IP core TX. Rdzeń IP wysyła te pakiety na wewnętrznej ścieżce pętli zwrotnej przez transceiver.
• Gdy odbiornik IP Core odbierze pakiety na ścieżce zwrotnej, przetwarza
• Interlaken pakiety i przesyła je na interfejsie przesyłania danych użytkownika RX. Byłyampprojekt pliku sprawdza, czy otrzymane i przesłane pakiety pasują do siebie.
• Sprzęt exampProjekt zawiera zewnętrzne PLL. Możesz sprawdzić czysty tekst files do view sampkod pliku, który implementuje jedną możliwą metodę podłączenia zewnętrznych PLL do Interlaken (2. generacji) FPGA IP.
• Projekt sprzętu Interlaken (2. generacji), npampplik zawiera następujące komponenty:
  • Interlaken (2. generacji) FPGA IP
  • Generator pakietów i kontroler pakietów
  • JTAG kontroler komunikujący się z konsolą systemową. Komunikujesz się z logiką klienta za pośrednictwem konsoli systemowej.

Rysunek 4. Projekt sprzętu Interlaken (2. generacji) Example Schemat blokowy wysokiego poziomu dla wariantów trybu NRZ e-kafelka

Projekt sprzętu Interlaken (2. generacji), npampPlik, który jest przeznaczony dla odmian trybu E-tile PAM4, wymaga dodatkowego zegara mac_clkin, który generuje IO PLL. Ta PLL musi używać tego samego zegara referencyjnego, który steruje pll_ref_clk.
Rysunek 5. Projekt sprzętu Interlaken (2. generacji) Example Wysoki poziom schematu blokowego dla odmian trybu PAM4 E-tile

W przypadku odmian trybu E-tile PAM4, po włączeniu parametru Zachowaj nieużywane kanały transceivera dla PAM4, dodawany jest dodatkowy referencyjny port zegara (pll_ref_clk [1]). Port ten musi być sterowany tą samą częstotliwością, jaką zdefiniowano w edytorze parametrów IP (częstotliwość zegara referencyjnego dla zachowanych kanałów). Opcja Zachowaj nieużywane kanały transiwera dla PAM4 jest opcjonalna. Pin i powiązane ograniczenia przypisane do tego zegara są widoczne w QSF po wybraniu zestawu deweloperskiego Intel Stratix® 10 lub Intel Agilex 7 do generowania projektu.
Notatka: Do projektowania npampW przypadku symulacji środowisko testowe zawsze definiuje tę samą częstotliwość dla pll_ref_clk[0] i pll_ref_clk[1].
Informacje powiązane
Podręcznik użytkownika zestawu rozwojowego układu nadawczo-odbiorczego Intel Agilex 7 z serii F

Generowanie projektu
Rysunek 6. Procedura

Wykonaj następujące kroki, aby wygenerować sprzęt npample projekt i testbench:

1. W oprogramowaniu Intel Quartus Prime Pro Edition kliknij File ➤ Kreator nowego projektu, aby utworzyć nowy projekt Intel Quartus Prime, lub kliknij File ➤ Otwórz projekt, aby otworzyć istniejący projekt Intel Quartus Prime. Kreator monituje o określenie urządzenia.
2. Określ rodzinę urządzeń Intel Agilex 7 i wybierz urządzenie do swojego projektu.
3. W Katalogu adresów IP znajdź i kliknij dwukrotnie Interlaken (2nd Generation) Intel FPGA IP. Pojawi się okno Nowy wariant adresu IP.
4. Określ nazwę najwyższego poziomu dla Twojej niestandardowej odmiany adresu IP. Edytor parametrów zapisuje ustawienia odmiany IP w pliku file o nazwie .ip.
5. Kliknij OK. Pojawia się edytor parametrów.
   Rysunek 7. Example Design w Interlaken (2nd Generation) Intel FPGA IP Parameter Editor
6. Na karcie IP określ parametry podstawowej odmiany adresu IP.
7. Na karcie Adaptacja PMA określ parametry adaptacji PMA, jeśli planujesz używać adaptacji PMA dla różnych wersji urządzenia E-tile. Ten krok jest opcjonalny:
   • Wybierz opcję Włącz adaptacyjne ładowanie miękkiego adresu IP.
   • Notatka: Musisz włączyć opcję Włącz natywny punkt końcowy debugowania PHY (NPDME) na karcie IP, gdy włączona jest adaptacja PMA.
   • Wybierz ustawienie wstępne adaptacji PMA dla adaptacji PMA Wybierz parametr.
   • Kliknij opcję Wstępne ładowanie adaptacji PMA, aby załadować początkowe i ciągłe parametry adaptacji.
   • Określ liczbę konfiguracji PMA do obsługi w przypadku włączenia wielu konfiguracji PMA za pomocą parametru Liczba konfiguracji PMA.
   • Wybierz konfigurację PMA do załadowania lub zapisania za pomocą Wybierz konfigurację PMA do załadowania lub zapisania.
   • Kliknij opcję Załaduj adaptację z wybranej konfiguracji PMA, aby załadować wybrane ustawienia konfiguracji PMA.
   • Więcej informacji na temat parametrów adaptacyjnych PMA można znaleźć w kafelku E
     Podręcznik użytkownika transceivera PHY.
8. Na Example Projekt, wybierz opcję Symulacja, aby wygenerować testbench i wybierz opcję Synteza, aby wygenerować sprzęt exampprojekt.
   • Notatka: Musisz wybrać co najmniej jedną z opcji Symulacja lub Synteza, aby wygenerować Exampprojekt Files.
9. W polu Wygenerowany format HDL wybierz opcję Verilog lub VHDL.
10. Dla Target Development Kit wybierz odpowiednią opcję.
    • Notatka: Opcja zestawu deweloperskiego SoC transceivera Intel Agilex 7 z serii F jest dostępna tylko wtedy, gdy w projekcie określono nazwę urządzenia Intel Agilex 7 zaczynającą się od AGFA012 lub AGFA014. Po wybraniu opcji zestawu rozwojowego przypisania styków są ustawiane zgodnie z numerem katalogowym urządzenia zestawu rozwojowego Intel Agilex 7 AGFB014R24A2E2V i mogą różnić się od wybranego urządzenia. Jeśli zamierzasz przetestować projekt na sprzęcie na innej płytce PCB, wybierz opcję Brak i dokonaj odpowiedniego przypisania pinów w pliku .qsf file.
11. Kliknij Generuj Exampprojekt. Wybierz ExampPojawi się okno Katalog projektów.
12. Jeśli chcesz zmodyfikować projekt npampścieżkę lub nazwę katalogu pliku z wyświetlanych wartości domyślnych (uflex_ilk_0_example_design), przejdź do nowej ścieżki i wpisz nowy projekt, npampnazwa katalogu plików.
13. Kliknij OK.

Informacje powiązane

• Podręcznik użytkownika zestawu rozwojowego układu nadawczo-odbiorczego Intel Agilex 7 z serii F
• E-tile Transceiver Podręcznik użytkownika PHY

Symulacja projektu Example Testbench
Patrz Interlaken (2. generacja) Hardware Design Example Blok wysokiego poziomu dla wariantów trybu E-tile NRZ i projektowania sprzętu Interlaken (2. generacji) Example Blok wysokiego poziomu dla E-tile PAM4 Mode Variations schematy blokowe stanowiska testowego symulacji.
Rysunek 8. Procedura

Wykonaj następujące kroki, aby zasymulować stanowisko testowe:

1. W wierszu poleceń przejdź do katalogu symulacji testbench. Katalog jestample_katalog_instalacyjny>/example_design/testbench dla urządzeń Intel Agilex 7.
2. Uruchom skrypt symulacyjny dla wybranego obsługiwanego symulatora. Skrypt kompiluje i uruchamia testbench w symulatorze. Twój skrypt powinien sprawdzić, czy liczniki SOP i EOP są zgodne po zakończeniu symulacji. Zapoznaj się z tabelą Kroki do uruchomienia symulacji.

Tabela 4. Kroki do uruchomienia symulacji

Symulator	Instrukcje
ModelSim SE lub QuestaSim	W wierszu poleceń wpisz -do vlog_pro.do Jeśli wolisz symulować bez otwierania interfejsu GUI ModelSim, wpisz vsim -c -do vlog_pro.do
VCS	W wierszu poleceń wpisz sh vcstest.sh
Xcelium	W wierszu poleceń wpisz sh xcelium.sh

Przeanalizuj wyniki. Udana symulacja wysyła i odbiera pakiety oraz wyświetla komunikat „Test PASSED”.
Stanowisko testowe dla projektu example wykonuje następujące zadania:

• Tworzy instancję Interlaken (2. generacji) Intel FPGA IP.
• Drukuje status PHY.
• Sprawdza synchronizację metaramek (SYNC_LOCK) i granice słów (bloków) (WORD_LOCK).
• Czeka na zablokowanie i wyrównanie poszczególnych pasów.
• Rozpoczyna transmisję pakietów.
• Sprawdza statystyki pakietów:
  • Błędy CRC24
  • SOP-y
  • EOP

Następujące sampplik wyjściowy ilustruje pomyślny przebieg testu symulacyjnego w trybie Interlaken:

Notatka: Projekt Interlaken npample symulacyjny testbench wysyła 100 pakietów i odbiera 100 pakietów. Poniższe sampplik wyjściowy ilustruje pomyślnie przeprowadzoną symulację w trybie Interlaken Look-aside:

Notatka: Liczba pakietów (SOP i EOP) różni się w zależności od linii w projekcie Interlaken Lookaside, npample symulacja sampwyjście pliku.
Informacje powiązane
Projektowanie sprzętu Example Komponenty na stronie 6

Kompilowanie i konfigurowanie projektu Example w sprzęcie
Rysunek 9. Procedura

Aby skompilować i uruchomić test demonstracyjny na sprzęcie example design, wykonaj następujące kroki:

1. Upewnij się, że sprzęt exampGenerowanie projektu le jest zakończone.
2. W oprogramowaniu Intel Quartus Prime Pro Edition otwórz projekt Intel Quartus Primeample_katalog_instalacyjny>/example_design/quartus/ example_design.qpf>.
3. W menu Przetwarzanie kliknij Rozpocznij kompilację.
4. Po udanej kompilacji plik .sof file jest dostępny w określonym katalogu. Wykonaj poniższe kroki, aby zaprogramować sprzęt, npampprojekt pliku na urządzeniu Intel Agilex 7:
   • A. Podłącz zestaw deweloperski transceivera-SoC Intel Agilex 7 serii F do komputera hosta.
   • B. Uruchom aplikację Clock Control, która jest częścią zestawu deweloperskiego i ustaw nowe częstotliwości dla projektu, npample. Poniżej znajduje się ustawienie częstotliwości w aplikacji Clock Control:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT – Ustaw na wartość pll_ref_clk(1) zgodnie z wymaganiami projektu.
   • c. W menu Narzędzia kliknij Programista.
   • d. W Programatorze kliknij opcję Konfiguracja sprzętu.
   • mi. Wybierz urządzenie do programowania.
   • F. Wybierz i dodaj zestaw deweloperski Intel Agilex 7 Transceiver-SoC serii F, z którym może się połączyć Twoja sesja Intel Quartus Prime.
   • g. Upewnij się, że tryb jest ustawiony na JTAG.
   • H. Wybierz urządzenie Intel Agilex 7 i kliknij Dodaj urządzenie. Programista wyświetla schemat blokowy połączeń pomiędzy urządzeniami na Twojej płytce.
   • I. W wierszu z plikiem .sof zaznacz pole wyboru .sof.
   • J. Zaznacz pole w kolumnie Program/Konfiguruj.
   • k. Kliknij przycisk Start.

Informacje powiązane

• Programowanie urządzeń Intel FPGA na stronie 0
• Analizowanie i debugowanie projektów za pomocą konsoli systemowej
• Podręcznik użytkownika zestawu rozwojowego układu nadawczo-odbiorczego Intel Agilex 7 z serii F

Testowanie projektu sprzętu Example
Po skompilowaniu projektu rdzenia Intel FPGA IP Interlaken (2. generacji) npampi skonfigurować swoje urządzenie, możesz użyć konsoli systemowej do zaprogramowania rdzenia IP i wbudowanych rejestrów rdzenia Native PHY IP.

Wykonaj poniższe czynności, aby wyświetlić konsolę systemową i przetestować projekt sprzętu, npampna:

1. W oprogramowaniu Intel Quartus Prime Pro Edition w menu Narzędzia kliknij opcję Narzędzia do debugowania systemu ➤ Konsola systemowa.
2. Zmień naample_katalog_instalacyjny>npampkatalog le_design/hwtest.
3. Aby otworzyć połączenie z JTAG master, wpisz następującą komendę: source sysconsole_testbench.tcl
4. Możesz włączyć wewnętrzny tryb szeregowej pętli zwrotnej za pomocą następującego projektu, npamppliki poleceń:
   • A. stat: Drukuje ogólne informacje o stanie.
   • B. sys_reset: Resetuje system.
   • C. Loop_on: Włącza wewnętrzną pętlę zwrotną szeregową.
   • D. uruchom_example_design: Uruchamia projekt npample.
   • Notatka: Musisz uruchomić polecenie Loop_on przed run_examppolecenie le_design. Run_example_design uruchamia następujące polecenia w sekwencji: sys_reset->stat->gen_on->stat->gen_off.
   • Notatka: Po wybraniu opcji Włącz adaptacyjne ładowanie miękkiego adresu IP plik run_exampKomenda le_design wykonuje wstępną kalibrację adaptacji po stronie RX, uruchamiając komendę run_load_PMA_configuration.
5. Możesz wyłączyć wewnętrzny tryb szeregowej pętli zwrotnej za pomocą następującego projektu, npample polecenie:
   • A. Loop_off: Wyłącza wewnętrzną pętlę zwrotną szeregową.
6. Możesz zaprogramować rdzeń IP z następującym dodatkowym projektem, npamppliki poleceń:
   • A. gen_on: Włącza generator pakietów.
   • B. gen_off: Wyłącza generator pakietów.
   • C. run_test_loop: Uruchamia test dla czasy dla wariantów płytek E NRZ i PAM4.
   • D. clear_err: Czyści wszystkie bity błędów trwałych.
   • mi. set_test_mode : Konfiguruje test do uruchomienia w określonym trybie.
   • F. get_test_mode: Drukuje bieżący tryb testowy.
   • G. set_burst_size : Ustawia rozmiar serii w bajtach.
   • H. get_burst_size: Drukuje informacje o rozmiarze serii.

Pomyślny test wyświetla komunikat HW_TEST:PASS. Poniżej znajdują się kryteria zaliczenia przebiegu testowego:

• Brak błędów dla CRC32, CRC24 i kontrolera.
• Przesłane SOP i EOP powinny być zgodne z otrzymanymi.

Następujące sampDane wyjściowe pliku ilustrują pomyślny przebieg testu w trybie Interlaken:

Pomyślny test wyświetla komunikat HW_TEST: PASS. Poniżej znajdują się kryteria zaliczenia przebiegu testowego:

• Brak błędów dla CRC32, CRC24 i kontrolera.
• Przesłane SOP i EOP powinny być zgodne z otrzymanymi.

Następujące sampplik wyjściowy ilustruje pomyślne uruchomienie testu w trybie Interlaken Lookaside:

Projekt Example Opis

Projekt npampplik demonstruje funkcje rdzenia Interlaken IP.

Informacje powiązane
Podręcznik użytkownika FPGA IP Interlaken (2. generacji).

Projekt Example Zachowanie
Aby przetestować projekt pod względem sprzętowym, wpisz następujące polecenia w konsoli systemowej:

1. Źródło konfiguracji file:
   • % źródłoample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Uruchom test:
   • % run_example_design
3. Projekt sprzętu Interlaken (2. generacji), npample wykonuje następujące kroki:
   • A. Resetuje adres IP Interlaken (2. generacji).
   • B. Konfiguruje adres IP Interlaken (2. generacji) w trybie wewnętrznej pętli zwrotnej.
   • C. Wysyła strumień pakietów Interlaken ze wstępnie zdefiniowanymi danymi w ładunku do interfejsu przesyłania danych użytkownika TX rdzenia IP.
   • D. Sprawdza odebrane pakiety i raportuje ich status. Kontroler pakietów zawarty w projekcie sprzętu, npample zapewnia następujące podstawowe możliwości sprawdzania pakietów:
     • Sprawdza, czy przesyłana sekwencja pakietów jest poprawna.
     • Sprawdza, czy odebrane dane odpowiadają oczekiwanym wartościom, upewniając się, że zarówno początek pakietu (SOP), jak i koniec pakietu (EOP) są zgodne podczas przesyłania i odbierania danych.

Sygnały interfejsu
Tabela 5. Projekt Example Sygnały interfejsu

Nazwa portu	Kierunek	Szerokość (w bitach)	Opis
mgmt_clk	Wejście	1	Wejście zegara systemowego. Częstotliwość zegara musi wynosić 100 MHz.
pll_ref_clk / pll_ref_clk[1:0](2)	Wejście	1/2	Zegar wzorcowy transceivera. Napędy RX CDR PLL.
dalszy…

Nazwa portu	Kierunek	Szerokość (w bitach)	Opis
			pll_ref_clk[1] jest dostępny tylko po włączeniu Zachowaj nieużywane Notatka: kanały nadawczo-odbiorcze dla PAM4 parametr w odmianach IP trybu E-tile PAM4.
rx_pin	Wejście	Liczba pasów	Pin danych SERDES odbiornika.
tx_pin	Wyjście	Liczba pasów	Prześlij pin danych SERDES.
rx_pin_n	Wejście	Liczba pasów	Pin danych SERDES odbiornika. Ten sygnał jest dostępny tylko w odmianach urządzeń trybu E-tile PAM4.
tx_pin_n	Wyjście	Liczba pasów	Prześlij pin danych SERDES. Ten sygnał jest dostępny tylko w odmianach urządzeń trybu E-tile PAM4.
mac_clk_pll_ref	Wejście	1	Ten sygnał musi być sterowany przez PLL i musi wykorzystywać to samo źródło zegara, które steruje pll_ref_clk. Ten sygnał jest dostępny tylko w odmianach urządzeń trybu E-tile PAM4.
usr_pb_reset_n	Wejście	1	Reset systemu.

Informacje powiązane
Sygnały interfejsu

Zarejestruj mapę
Notatka: • Projekt przykładowyampadres rejestru zaczyna się od 0x20**, podczas gdy adres rejestru rdzenia IP Interlaken zaczyna się od 0x10**.

• Kod dostępu: RO — Tylko do odczytu i RW — Odczyt/zapis.
• Konsola systemowa odczytuje projekt npampplik rejestruje i raportuje stan testu na ekranie.

Tabela 6. Projekt ExampMapa rejestru dla Interlaken Design Example

Zrównoważyć	Nazwa	Dostęp	Opis
8'h00	Skryty
8'h01	Skryty
8'h02	Resetowanie systemu PLL	RO	Następujące bity wskazują żądanie zresetowania PLL systemu i wartość zezwolenia: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Pas RX wyrównany	RO	Wskazuje wyrównanie pasa RX.
8'h04	WORD zablokowane	RO	[NUM_LANES–1:0] – Identyfikacja granic słowa (bloku).
dalszy…

Kiedy włączysz opcję Zachowaj nieużywane kanały transiwera dla PAM4, dodany zostanie dodatkowy port zegara odniesienia, aby zachować nieużywany kanał podrzędny PAM4.

Zrównoważyć	Nazwa	Dostęp	Opis
8'h05	Synchronizacja zablokowana	RO	[NUM_LANES–1:0] – Synchronizacja metaramek.
8:h06 – 8:h09	Liczba błędów CRC32	RO	Wskazuje liczbę błędów CRC32.
8'h0A	Liczba błędów CRC24	RO	Wskazuje liczbę błędów CRC24.
8'h0B	Sygnał przepełnienia/niedomiaru	RO	Następujące bity wskazują: • Bit [3] – sygnał niedoboru TX • Bit [2] – sygnał przepełnienia TX • Bit [1] – sygnał przepełnienia RX
8'h0C	Liczba SOP	RO	Wskazuje numer SOP.
8'h0D	Liczba EOP	RO	Wskazuje numer EOP
8'h0E	Liczba błędów	RO	Wskazuje liczbę następujących błędów: • Utrata wyrównania pasa ruchu • Niedozwolone słowo kontrolne • Nielegalny wzór kadrowania • Brak wskaźnika SOP lub EOP
8'h0F	send_data_mm_clk	RW	Wpisz 1 do bitu [0], aby włączyć sygnał generatora.
8'h10	Błąd sprawdzania		Wskazuje błąd kontrolera. (Błąd danych SOP, błąd numeru kanału i błąd danych PLD)
8'h11	Systemowa blokada PLL	RO	Bit [0] wskazuje wskazanie blokady PLL.
8'h14	Liczba SOP TX	RO	Wskazuje liczbę SOP wygenerowanych przez generator pakietów.
8'h15	Liczba TX EOP	RO	Wskazuje liczbę EOP wygenerowanych przez generator pakietów.
8'h16	Pakiet ciągły	RW	Wpisz 1 do bitu [0], aby włączyć ciągły pakiet.
8'h39	Liczba błędów ECC	RO	Wskazuje liczbę błędów ECC.
8'h40	Poprawiona liczba błędów ECC	RO	Wskazuje liczbę poprawionych błędów ECC.

Projekt Example Zarejestruj mapę dla Interlaken Look-aside Design Example
Użyj tej mapy rejestru podczas generowania projektu npampplik z włączonym parametrem Włącz tryb odwracania Interlaken.

Zrównoważyć	Nazwa	Dostęp	Opis
8'h00	Skryty
8'h01	Resetowanie licznika	RO	Wpisz 1 do bitu [0], aby wyzerować równe bity liczników TX i RX.
8'h02	Resetowanie systemu PLL	RO	Następujące bity wskazują żądanie zresetowania PLL systemu i wartość zezwolenia: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Pas RX wyrównany	RO	Wskazuje wyrównanie pasa RX.
8'h04	WORD zablokowane	RO	[NUM_LANES–1:0] – Identyfikacja granic słowa (bloku).
8'h05	Synchronizacja zablokowana	RO	[NUM_LANES–1:0] – Synchronizacja metaramek.
8:h06 – 8:h09	Liczba błędów CRC32	RO	Wskazuje liczbę błędów CRC32.
8'h0A	Liczba błędów CRC24	RO	Wskazuje liczbę błędów CRC24.
dalszy…

Zrównoważyć	Nazwa	Dostęp	Opis
8'h0B	Skryty
8'h0C	Liczba SOP	RO	Wskazuje numer SOP.
8'h0D	Liczba EOP	RO	Wskazuje numer EOP
8'h0E	Liczba błędów	RO	Wskazuje liczbę następujących błędów: • Utrata wyrównania pasa ruchu • Niedozwolone słowo kontrolne • Nielegalny wzór kadrowania • Brak wskaźnika SOP lub EOP
8'h0F	send_data_mm_clk	RW	Wpisz 1 do bitu [0], aby włączyć sygnał generatora.
8'h10	Błąd sprawdzania	RO	Wskazuje błąd kontrolera. (Błąd danych SOP, błąd numeru kanału i błąd danych PLD)
8'h11	Systemowa blokada PLL	RO	Bit [0] wskazuje wskazanie blokady PLL.
8'h13	Liczba opóźnień	RO	Wskazuje liczbę latencji.
8'h14	Liczba SOP TX	RO	Wskazuje liczbę SOP wygenerowanych przez generator pakietów.
8'h15	Liczba TX EOP	RO	Wskazuje liczbę EOP wygenerowanych przez generator pakietów.
8'h16	Pakiet ciągły	RO	Wpisz 1 do bitu [0], aby włączyć ciągły pakiet.
8'h17	Liczniki TX i RX równe	RW	Wskazuje, że liczniki TX i RX są równe.
8'h23	Włącz opóźnienie	WO	Wpisz 1 do bitu [0], aby włączyć pomiar opóźnienia.
8'h24	Opóźnienie gotowe	RO	Wskazuje, że pomiar opóźnienia jest gotowy.

Interlaken (2. generacji) Intel Agilex 7 FPGA IP Design Example Archiwa podręcznika użytkownika

• Najnowsze i poprzednie wersje tego podręcznika użytkownika można znaleźć w Interlaken (2nd
• generacji) Intel Agilex 7 FPGA IP Design Example Wersja HTML podręcznika użytkownika. Wybierz wersję i kliknij Pobierz. Jeśli na liście nie ma adresu IP lub wersji oprogramowania, zastosowanie ma instrukcja obsługi dla poprzedniego adresu IP lub wersji oprogramowania.
• Wersje IP są takie same, jak wersje oprogramowania Intel Quartus Prime Design Suite do wersji 19.1. Od oprogramowania Intel Quartus Prime Design Suite w wersji 19.2 lub nowszej rdzenie IP mają nowy schemat wersjonowania IP.

Historia wersji dokumentu dla Interlaken (2. generacji) Intel Agilex 7 FPGA IP Design Example Podręcznik użytkownika

Wersja dokumentu	Wersja Intel Quartus Prime	Wersja IP	Zmiany
2023.06.26	23.2	21.1.1	• Dodano obsługę VHDL dla modelu syntezy i symulacji. • Zaktualizowano nazwę rodziny produktów na „Intel Agilex 7”.
2022.08.03	21.3	20.0.1	Poprawiono nazwę OPN urządzenia dla zestawu deweloperskiego Intel Agilex F-Series Transceiver-SoC.
2021.10.04	21.3	20.0.1	• Dodano obsługę symulatora QuestaSim. • Usunięto obsługę symulatora NCSim.
2021.02.24	20.4	20.0.1	• Dodano informację o zachowaniu niewykorzystanego kanału transiwera dla PAM4 w rozdziale: Projektowanie sprzętu Example Komponenty. • Dodano opis sygnału pll_ref_clk[1] w sekcji: Sygnały interfejsu.
2020.12.14	20.4	20.0.0	• Zaktualizowano sample wyjście testu sprzętu dla trybu Interlaken i trybu Look-aside Interlaken w sekcji Testowanie projektu sprzętu Example. • Zaktualizowana mapa rejestrów dla projektu Interlaken Look-aside, npample w sekcji Zarejestruj mapę. • Dodano w sekcji kryteria pozytywnego wyniku testu sprzętu Testowanie projektu sprzętu Example.
2020.10.16	20.2	19.3.0	Poprawione polecenie uruchomienia wstępnej kalibracji adaptacyjnej po stronie RX Testowanie projektu sprzętu Example sekcja.
2020.06.22	20.2	19.3.0	• Projekt npampplik jest dostępny w trybie patrzenia na bok w Interlaken. • Testowanie sprzętu projektu npampPlik jest dostępny dla odmian urządzeń Intel Agilex. • Dodany Rysunek: Schemat blokowy wysokiego poziomu dla przykładu projektu Interlaken (2. generacji).ample. • Zaktualizowano następujące sekcje: —   Wymagania sprzętowe i programowe —   Struktura katalogów • Zmodyfikowano następujące dane, aby uwzględnić aktualizację dotyczącą Interlaken Look-aside: —   Rysunek: Projekt sprzętu Interlaken (2. generacji) Przykładample Wysoki poziom schematu blokowego dla odmian trybu E-tile NRZ —   Rysunek: Projekt sprzętu Interlaken (2. generacji) Przykładample Schemat blokowy wysokiego poziomu dla wariantów trybu E-tile PAM4 • Zaktualizowano Rysunek: Edytor parametrów IP.
dalszy…

Wersja dokumentu	Wersja Intel Quartus Prime	Wersja IP	Zmiany
			• Dodano informację o ustawieniach częstotliwości w aplikacji sterującej zegarem w rozdziale Kompilowanie i konfigurowanie projektu Example w sprzęcie. • Dodano wyniki testów dla Interlaken Lookside w następujących sekcjach: —   Symulacja projektu Example Testbench —   Testowanie projektu sprzętu Example • Dodano następujące nowe sygnały Sygnały interfejsu sekcja: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Dodano mapę rejestru dla projektu Interlaken Look-aside, npampwejdź sekcja: Mapa rejestrów.
2019.09.30	19.3	19.2.1	Usunięto clk100. mgmt_clk służy jako zegar odniesienia dla IO PLL w następujących przypadkach: •    Rysunek: Projekt sprzętu Interlaken (2. generacji) Przykładample Schemat blokowy wysokiego poziomu dla wariantów trybu NRZ e-kafelka. •    Rysunek: Projekt sprzętu Interlaken (2. generacji) Przykładample Wysoki poziom schematu blokowego dla odmian trybu PAM4 E-tile.
2019.07.01	19.2	19.2	Pierwsze wydanie.

Interlaken (2. generacji) Intel Agilex® 7 FPGA IP Design Example Podręcznik użytkownika

Dokumenty / Zasoby

Intel Interlaken drugiej generacji Agilex 2 FPGA IP Design Example [plik PDF] Instrukcja użytkownika Interlaken drugiej generacji Agilex 2 FPGA IP Design Example, Interlaken, druga generacja Agilex 2 FPGA IP Design Exampplik, FPGA IP Design Example, IP Design Example, Projekt Example

Odniesienia

• Instrukcja obsługi