Mga sulod itago
1 Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example
2 Impormasyon sa Produkto
3 Mga Instruksyon sa Paggamit sa Produkto
4 Dali nga Giya sa Pagsugod
5 Hardware ug Software
6 May Kalabutan nga Impormasyon
7 Disenyo Exampang Deskripsyon
8 Mga Dokumento / Mga Kapanguhaan
8.1 Mga pakisayran

Intel-logo

Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example

Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-produkto

Impormasyon sa Produkto

Ang Interlaken (2nd Generation) FPGA IP core usa ka feature sa Intel Agilex 7 FPGA. Naghatag kini usa ka simulation testbench ug usa ka disenyo sa hardware example nga nagsuporta sa compilation ug hardware testing. Ang disenyo exampAnaa usab ang le para sa Interlaken Look-aside nga bahin. Ang IP core nagsuporta sa NRZ ug PAM4 mode para sa E-tile nga mga himan ug nagmugna og disenyo examples alang sa tanang gisuportahan nga kombinasyon sa gidaghanon sa mga lane ug mga rate sa datos.

Mga Kinahanglanon sa Hardware ug Software
Ang Interlaken (2nd Generation) IP core design exampGikinahanglan ang Intel Agilex 7 F-Series Transceiver-SoC Development Kit. Palihug tan-awa ang Giya sa Gumagamit sa development kit para sa dugang nga impormasyon.

Istruktura sa Direktoryo
Ang namugna nga Interlaken (2nd Generation) exampAng disenyo naglakip sa mosunod nga mga direktoryo:

  • example_design: Naglangkob sa panguna files alang sa disenyo example.
  • ilk_uflex: Naglangkob files may kalabutan sa opsyon sa Interlaken Look-aside mode.
  • ila_uflex: Naglangkob files may kalabutan sa opsyon sa Interlaken Look-aside mode (namugna lamang kung gipili).

Mga Instruksyon sa Paggamit sa Produkto

Aron gamiton ang Interlaken (2nd Generation) FPGA IP core design example, sunda kini nga mga lakang:

  1. Siguroha nga ikaw adunay Intel Agilex 7 F-Series Transceiver-SoC Development Kit.
  2. Compile ang disenyo exampgamit ug simulator.
  3. Paghimo og functional simulation aron mapamatud-an ang disenyo.
  4. Paghimo sa disenyo example gamit ang parameter editor.
  5. Compile ang disenyo example gamit ang Quartus Prime.
  6. Paghimo sa pagsulay sa hardware aron ma-validate ang disenyo.

Mubo nga sulat: Ang Interlaken Look-aside mode nga opsyon anaa alang sa pagpili sa IP parameter editor. Kung gipili, dugang files mabuhat sa "ila_uflex" nga direktoryo.

Dali nga Giya sa Pagsugod

  • Ang Interlaken (2nd Generation) FPGA IP core naghatag ug simulation testbench ug hardware design example nga nagsuporta sa compilation ug hardware testing.
  • Kung makamugna ka sa disenyo exampUg, ang editor sa parameter awtomatikong nagmugna sa files gikinahanglan sa simulate, compile, ug pagsulay sa disenyo sa hardware.
  • Ang disenyo exampAng le anaa usab alang sa Interlaken Look-aside feature.
  • Ang testbench ug disenyo exampGisuportahan sa le ang NRZ ug PAM4 mode alang sa mga aparato nga E-tile.
  • Ang Interlaken (ika-2 nga Henerasyon) FPGA IP nga kinauyokan nagpatunghag disenyo examples alang sa tanang gisuportahan nga kombinasyon sa gidaghanon sa mga lane ug mga rate sa datos.

Hulagway 1. Mga Lakang sa Pag-uswag alang sa Disenyo ExampleIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (1)

Ang Interlaken (2nd Generation) IP core design example nagsuporta sa mosunod nga mga bahin:

  • Internal TX sa RX serial loopback mode
  • Awtomatikong nagmugna og fixed size packets
  • Panguna nga mga kapabilidad sa pagsusi sa pakete
  • Abilidad sa paggamit sa System Console aron i-reset ang disenyo alang sa katuyoan sa pagsulay pag-usab
  • PMA adaptation

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.

Hulagway 2. Taas nga lebel nga Block Diagram para sa Interlaken (2nd Generation) Design Example

May Kalabutan nga Impormasyon

  • Interlaken (2nd Generation) FPGA IP User Guide
  • Interlaken (2nd Generation) Intel FPGA IP Release Notes

Hardware ug Software

Mga Kinahanglanon sa Hardware ug Software
Para testingan ang exampsa disenyo, gamita ang mosunod nga hardware ug software:

  • Intel® Quartus® Prime Pro Edition nga software
  • System Console
  • Gisuportahan nga mga simulator:
    • Siemens* EDA ModelSim* SE o QuestaSim*
    • Mga Synopsy* VCS*
    • Cadence* Xcelium*
  • Intel Agilex® 7 F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

May Kalabutan nga Impormasyon
Intel Agilex 7 F-Series Transceiver-SoC Development Kit Giya sa Gumagamit
Istruktura sa Direktoryo
Ang Interlaken (2nd Generation) IP core design example file ang mga direktoryo naglangkob sa mosunod nga namugna files alang sa disenyo example.

Hulagway 3. Direktoryo nga Istruktura sa Namugna nga Interlaken (2nd Generation) Example DisenyoIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (3)

Ang pagsumpo sa hardware, simulation, ug pagsulay files nahimutang saample_installation_dir>/uflex_ilk_0_example_design.
Talaan 1. Interlaken (2nd Generation) IP Core Hardware Design Example File Mga Deskripsyon Kini files anaa saample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus nga direktoryo.

File Mga ngalan Deskripsyon
example_design.qpf Intel Quartus Prime nga proyekto file.
example_design.qsf Mga setting sa proyekto sa Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc Pagpugong sa Disenyo sa Synopsy file. Mahimo nimong kopyahon ug usbon ang imong kaugalingon nga disenyo.
sysconsole_testbench.tcl Panguna file alang sa pag-access sa System Console

Talaan 2. Interlaken (ika-2 nga Henerasyon) IP Core Testbench File Deskripsyon
Kini file anaa saample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl nga direktoryo.

File Ngalan Deskripsyon
top_tb.sv Top-level nga testbench file.

Talaan 3. Interlaken (2nd Generation) IP Core Testbench Scripts
Kini files anaa saample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench nga direktoryo.

File Ngalan Deskripsyon
vcstest.sh Ang script sa VCS aron mapadagan ang testbench.
vlog_pro.do Ang ModelSim SE o QuestaSim nga script aron ipadagan ang testbench.
xcelium.sh Ang Xcelium script aron modagan ang testbench.

Disenyo sa Hardware ExampMga sangkap

  • Ang exampAng disenyo nagkonektar sa sistema ug PLL reference nga mga orasan ug gikinahanglan nga mga sangkap sa disenyo. Ang exampAng disenyo nag-configure sa IP core sa internal loopback mode ug nagmugna og mga packet sa IP core TX user data transfer interface. Ang IP core nagpadala niini nga mga pakete sa internal loopback nga agianan pinaagi sa transceiver.
  • Human madawat sa IP core receiver ang mga packet sa loopback path, giproseso niini ang
  • Interlaken packets ug ipadala kini sa RX user data transfer interface. Ang exampAng disenyo nagsusi nga ang mga pakete nga nadawat ug gipadala nga tugma.
  • Ang hardware exampAng disenyo naglakip sa mga eksternal nga PLL. Mahimo nimong susihon ang tin-aw nga teksto files sa view sampAng code nga nagpatuman sa usa ka posible nga pamaagi aron makonektar ang mga eksternal nga PLL sa Interlaken (2nd Generation) FPGA IP.
  • Ang Interlaken (2nd Generation) hardware design example naglakip sa mosunod nga mga sangkap:
    • Interlaken (ika-2 nga Henerasyon) FPGA IP
    • Packet Generator ug Packet Checker
    • JTAG controller nga nakigsulti sa System Console. Nakigkomunikar ka sa lohika sa kliyente pinaagi sa System Console.

Hulagway 4. Interlaken (2nd Generation) Hardware Design Example High Level Block Diagram alang sa E-tile NRZ Mode VariationsIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (4)

Ang Interlaken (2nd Generation) hardware design exampAng nag-target sa usa ka E-tile nga PAM4 mode variation nagkinahanglan og dugang nga clock mac_clkin nga ang IO PLL makamugna. Kini nga PLL kinahanglan nga mogamit sa parehas nga reperensya nga orasan nga nagmaneho sa pll_ref_clk.
Hulagway 5. Interlaken (2nd Generation) Hardware Design ExampAng High Level Block Diagram alang sa E-tile nga PAM4 Mode VariationsIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (5)

Para sa E-tile nga PAM4 mode variation, kung imong mahimo ang Preserve unused transceiver channels para sa PAM4 parameter, usa ka dugang nga reference clock port ang idugang (pll_ref_clk [1]). Kini nga pantalan kinahanglan nga gimaneho sa parehas nga frequency sama sa gihubit sa IP parameter editor (Reference clock frequency alang sa gipreserbar nga mga channel). Ang Pagpreserbar sa wala magamit nga mga channel sa transceiver para sa PAM4 kay opsyonal. Ang pin ug may kalabutan nga mga pagpugong nga gihatag niini nga orasan makita sa QSF kung imong pilion ang Intel Stratix® 10 o Intel Agilex 7 development kit alang sa paghimo sa disenyo.
Mubo nga sulat: Alang sa disenyo exampSa simulation, ang testbench kanunay naghubit sa parehas nga frequency para sa pll_ref_clk [0] ug pll_ref_clk [1].
May Kalabutan nga Impormasyon
Intel Agilex 7 F-Series Transceiver-SoC Development Kit Giya sa Gumagamit

Paghimo sa Disenyo
Hulagway 6. PamaagiIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (6)

Sunda kini nga mga lakang aron makamugna ang hardware exampAng disenyo ug testbench:

  1. Sa software nga Intel Quartus Prime Pro Edition, i-klik File ➤ Bag-ong Project Wizard aron makahimo og bag-ong proyekto sa Intel Quartus Prime, o i-klik File ➤ Buksan ang Proyekto aron maablihan ang kasamtangan nga proyekto sa Intel Quartus Prime. Ang wizard nag-aghat kanimo sa pagtino sa usa ka aparato.
  2. Ipiho ang pamilya sa device nga Intel Agilex 7 ug pilia ang device alang sa imong disenyo.
  3. Sa IP Catalog, pangitaa ug doble-klik ang Interlaken (2nd Generation) Intel FPGA IP. Ang Bag-ong IP Variant nga bintana makita.
  4. Itakda ang usa ka top-level nga ngalan para sa imong custom IP variation. Gitipigan sa editor sa parameter ang mga setting sa pagbag-o sa IP sa a file ginganlan .ip.
  5. I-klik ang OK. Ang parameter editor makita.
    Hulagway 7. Example Design Tab sa Interlaken (2nd Generation) Intel FPGA IP Parameter EditorIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (7)
  6. Sa tab nga IP, ipiho ang mga parameter alang sa imong IP core variation.
  7. Sa PMA Adaptation tab, ipiho ang PMA adaptation parameters kung plano nimo nga gamiton ang PMA adaptation para sa imong E-tile device nga mga variation. Kini nga lakang kay opsyonal:
    • Pilia ang Enable adaptation load soft IP option.
    • Mubo nga sulat: Kinahanglan nimong i-enable ang opsyon sa Native PHY Debug Master Endpoint (NPDME) sa IP tab kung ang PMA adaptation ma-enable.
    • Pagpili ug PMA adaptation preset para sa PMA adaptation Select parameter.
    • I-klik ang PMA Adaptation Preload aron ma-load ang inisyal ug padayon nga adaptation parameters.
    • Ipiho ang gidaghanon sa PMA configurations nga suportahan kung daghang PMA configurations ang ma-enable gamit ang Number of PMA configuration parameter.
    • Pilia kung unsang PMA configuration ang i-load o i-store gamit ang Select a PMA configuration nga i-load o i-store.
    • I-klik ang Load adaptation gikan sa pinili nga PMA configuration aron makarga ang pinili nga PMA configuration settings.
    • Para sa dugang nga impormasyon bahin sa PMA adaptation parameters, tan-awa ang E-tile
      Giya sa Gumagamit sa Transceiver PHY.
  8. Sa Example Design tab, pilia ang Simulation option para makamugna sa testbench, ug pilia ang Synthesis option para makamugna sa hardware exampdisenyo.
    • Mubo nga sulat: Kinahanglang mopili ka ug bisan usa sa mga opsyon sa Simulation o Synthesis nga makamugna sa Example Disenyo Files.
  9. Para sa Generated HDL Format, pilia ang Verilog o VHDL.
  10. Alang sa Target Development Kit pilia ang angay nga kapilian.
    • Mubo nga sulat: Ang opsyon sa Intel Agilex 7 F-Series Transceiver SoC Development Kit anaa lamang kung ang imong proyekto nagtakda sa ngalan sa Intel Agilex 7 device nga nagsugod sa AGFA012 o AGFA014. Kung imong pilion ang opsyon sa Development Kit, ang mga assignment sa pin gitakda sumala sa Intel Agilex 7 Development Kit device part number AGFB014R24A2E2V ug mahimong lahi sa imong gipili nga device. Kung gituyo nimo nga sulayan ang disenyo sa hardware sa lahi nga PCB, pilia ang kapilian nga Wala ug buhata ang angay nga mga buluhaton sa pin sa .qsf file.
  11. I-klik ang Paghimo Exampug Disenyo. Ang Pagpili ExampAng bintana sa Direktoryo sa Disenyo makita.
  12. Kung gusto nimo usbon ang disenyo example direktoryo nga agianan o ngalan gikan sa mga default nga gipakita (uflex_ilk_0_example_design), browse sa bag-ong dalan ug i-type ang bag-ong disenyo exampang ngalan sa direktoryo.
  13. I-klik ang OK.

May Kalabutan nga Impormasyon

  • Intel Agilex 7 F-Series Transceiver-SoC Development Kit Giya sa Gumagamit
  • Giya sa Gumagamit sa E-tile Transceiver PHY

Pagsundog sa Disenyo Exampsa Testbench
Tan-awa ang Interlaken (2nd Generation) Hardware Design Example High Level Block para sa E-tile NRZ Mode Variations ug Interlaken (2nd Generation) Hardware Design Example High Level Block para sa E-tile PAM4 Mode Variations block diagrams sa simulation testbench.
Hulagway 8. PamaagiIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (8)

Sunda kini nga mga lakang aron ma-simulate ang testbench:

  1. Sa command prompt, usba ang direktoryo sa simulation sa testbench. Ang direktoryo mao angample_installation_dir>/example_design/ testbench alang sa Intel Agilex 7 nga mga aparato.
  2. Pagdalagan ang simulation script para sa gisuportahan nga simulator nga imong gusto. Ang script nag-compile ug nagpadagan sa testbench sa simulator. Kinahanglang susihon sa imong script nga ang mga ihap sa SOP ug EOP magkatugma human makompleto ang simulation. Tan-awa ang lamesa Mga Lakang sa Pagpadagan sa Simulation.

Talaan 4. Mga Lakang sa Pagpadagan sa Simulation

Simulator Mga instruksyon
ModelSim SE o QuestaSim Sa command line, type -do vlog_pro.do

Kung gusto nimo nga mag-simulate nga wala ipataas ang ModelSim GUI, i-type ang vsim -c -do vlog_pro.do
VCS Sa command line, i-type ang sh vcstest.sh
Xcelium Sa command line, i-type ang sh xcelium.sh

Analisaha ang mga resulta. Ang usa ka malampuson nga simulation nagpadala ug nakadawat sa mga pakete, ug nagpakita sa "Test PASSED".
Ang testbench alang sa disenyo exampgikompleto ni le ang mosunod nga mga buluhaton:

  • Gi-instantiate ang Interlaken (2nd Generation) Intel FPGA IP.
  • Nag-imprinta sa kahimtang sa PHY.
  • Gisusi ang metaframe synchronization (SYNC_LOCK) ug pulong (block) nga mga utlanan (WORD_LOCK).
  • Naghulat alang sa indibidwal nga mga agianan nga ma-lock ug ma-align.
  • Nagsugod sa pagpadala sa mga pakete.
  • Pagsusi sa mga istatistika sa pakete:
    • Mga sayup sa CRC24
    • Mga SOP
    • Mga EOP

Ang mosunod nga sampAng output naghulagway sa usa ka malampuson nga simulation test run sa Interlaken mode:Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (9)Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (10)

Mubo nga sulat: Ang disenyo sa Interlaken exampAng simulation testbench nagpadala ug 100 ka pakete ug makadawat ug 100 ka pakete. Ang mosunod nga sampAng output naghulagway sa usa ka malampuson nga simulation test run sa Interlaken Look-aside mode:Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (11)

Mubo nga sulat: Ang gidaghanon sa mga pakete (SOPs ug EOPs) managlahi kada lane sa Interlaken Lookaside design example simulation sampang output.
May Kalabutan nga Impormasyon
Disenyo sa Hardware ExampMga sangkap sa panid 6

Pag-compile ug Pag-configure sa Disenyo Exampsa Hardware
Hulagway 9. PamaagiIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (12)

Sa pag-compile ug pagpadagan sa usa ka demonstration test sa hardware exampsa disenyo, sunda kini nga mga lakang:

  1. Siguroha ang hardware exampAng paghimo sa disenyo kompleto na.
  2. Sa Intel Quartus Prime Pro Edition software, ablihi ang Intel Quartus Prime nga proyektoample_installation_dir>/example_design/quartus/ example_design.qpf>.
  3. Sa Processing menu, i-klik ang Start Compilation.
  4. Human sa malampuson nga paghugpong, usa ka .sof file anaa sa imong gipiho nga direktoryo. Sunda kini nga mga lakang sa programa sa hardware exampAng disenyo sa Intel Agilex 7 device:
    • a. Ikonektar ang Intel Agilex 7 F-Series Transceiver-SoC Development Kit sa host computer.
    • b. Ilunsad ang Clock Control nga aplikasyon, nga kabahin sa development kit, ug itakda ang mga bag-ong frequency para sa ex designample. Sa ubos mao ang setting sa frequency sa aplikasyon sa Clock Control:
    • • Si5338 (U37), CLK1- 100 MHz
    • • Si5338 (U36), CLK2- 153.6 MHz
    • • Si549 (Y2), OUT- Ibutang sa bili sa pll_ref_clk(1) sa imong gikinahanglan nga disenyo.
    • c. Sa Tools menu, i-klik ang Programmer.
    • d. Sa Programmer, i-klik ang Hardware Setup.
    • e. Pagpili ug programming device.
    • f. Pilia ug idugang ang Intel Agilex 7 F-Series Transceiver-SoC Development Kit diin makonektar ang imong Intel Quartus Prime session.
    • g. Siguroha nga ang Mode gitakda sa JTAG.
    • h. Pilia ang Intel Agilex 7 device ug i-klik ang Add Device. Ang Programmer nagpakita og block diagram sa mga koneksyon tali sa mga device sa imong board.
    • i. Sa laray sa imong .sof, susiha ang kahon alang sa .sof.
    • j. I-tsek ang kahon sa Program/Configure column.
    • k. I-klik ang Start.

May Kalabutan nga Impormasyon

  • Pagprograma sa Intel FPGA Devices sa panid 0
  • Pag-analisar ug Pag-debug sa mga Disenyo gamit ang System Console
  • Intel Agilex 7 F-Series Transceiver-SoC Development Kit Giya sa Gumagamit

Pagsulay sa Hardware Design Example
Human nimo ma-compile ang Interlaken (2nd Generation) Intel FPGA IP core design exampug i-configure ang imong device, mahimo nimong gamiton ang System Console aron maprograma ang IP core ug ang na-embed nga Native PHY IP core registers niini.

Sunda kini nga mga lakang aron madala ang System Console ug sulayan ang disenyo sa hardware example:

  1. Sa software sa Intel Quartus Prime Pro Edition, sa Tools menu, i-klik ang System Debugging Tools ➤ System Console.
  2. Pagbalhin saample_installation_dir>example_design/ hwtest nga direktoryo.
  3. Aron maablihan ang koneksyon sa JTAG master, i-type ang mosunod nga sugo: source sysconsole_testbench.tcl
  4. Mahimo nimong i-on ang internal nga serial loopback mode gamit ang mosunod nga disenyo example mga mando:
    • a. stat: Nag-imprinta sa kinatibuk-ang impormasyon sa status.
    • b. sys_reset: I-reset ang sistema.
    • c. loop_on: Gi-on ang internal nga serial loopback.
    • d. run_example_design: Gipadagan ang disenyo example.
    • Mubo nga sulat: Kinahanglan nimo nga modagan ang loop_on command sa dili pa ang run_example_design nga sugo. Ang run_example_design nagpadagan sa mosunod nga mga sugo sa usa ka han-ay: sys_reset->stat->gen_on->stat->gen_off.
    • Mubo nga sulat: Kung imong pilion ang Enable adaptation load soft IP option, ang run_exampAng le_design nga sugo naghimo sa inisyal nga adaptation calibration sa RX nga bahin pinaagi sa pagpadagan sa run_load_PMA_configuration command.
  5. Mahimo nimong i-off ang internal serial loopback mode gamit ang mosunod nga disenyo exampang sugo:
    • a. loop_off: Gipalong ang internal nga serial loopback.
  6. Mahimo nimong iprograma ang IP core uban ang mosunod nga dugang nga disenyo example mga mando:
    • a. gen_on: Makapahimo sa packet generator.
    • b. gen_off: Gi-disable ang packet generator.
    • c. run_test_loop: Nagpadagan sa pagsulay alang sa mga panahon alang sa E-tile NRZ ug PAM4 nga mga kalainan.
    • d. clear_err: Pagtangtang sa tanang sticky error bits.
    • e. set_test_mode : Nag-set up sa pagsulay nga modagan sa usa ka piho nga mode.
    • f. get_test_mode: Nag-imprinta sa kasamtangan nga mode sa pagsulay.
    • g. set_burst_size : Nagtakda sa gidak-on sa pagbuto sa bytes.
    • h. get_burst_size: Nag-imprinta sa impormasyon sa gidak-on sa pagbuto.

Ang malampuson nga pagsulay nag-imprinta sa HW_TEST: PASS nga mensahe. Sa ubos mao ang passing criteria alang sa usa ka test run:

  • Walay mga sayop alang sa CRC32, CRC24, ug checker.
  • Ang gipadala nga mga SOP ug EOP kinahanglan nga motakdo sa nadawat.

Ang mosunod nga sample output naghulagway sa usa ka malampuson nga pagsulay run sa Interlaken mode:Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (13)

Ang malampuson nga pagsulay nag-imprinta sa HW_TEST : PASS nga mensahe. Sa ubos mao ang passing criteria alang sa usa ka test run:

  • Walay mga sayop alang sa CRC32, CRC24, ug checker.
  • Ang gipadala nga mga SOP ug EOP kinahanglan nga motakdo sa nadawat.

Ang mosunod nga sampAng output naghulagway sa usa ka malampuson nga pagsulay run sa Interlaken Lookaside mode:Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (14)Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (15)

Disenyo Exampang Deskripsyon

Ang disenyo example nagpakita sa mga gamit sa Interlaken IP core.

May Kalabutan nga Impormasyon
Interlaken (2nd Generation) FPGA IP User Guide

Disenyo Example Paggawi
Aron sulayan ang disenyo sa hardware, i-type ang mosunod nga mga sugo sa System Console::

  1. Tinubdan ang setup file:
    • % tinubdanample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
  2. Pagdalagan ang pagsulay:
    • % run_example_design
  3. Ang Interlaken (2nd Generation) hardware design example nakompleto ang mosunod nga mga lakang:
    • a. I-reset ang Interlaken (2nd Generation) IP.
    • b. I-configure ang Interlaken (2nd Generation) IP sa internal loopback mode.
    • c. Nagpadala usa ka sapa sa mga pakete sa Interlaken nga adunay predefined data sa payload sa TX user data transfer interface sa IP core.
    • d. Gisusi ang nadawat nga mga pakete ug ireport ang kahimtang. Ang packet checker gilakip sa disenyo sa hardware exampAng le naghatag sa mosunod nga mga batakang packet checking nga kapabilidad:
      • Pagsusi nga ang gipasa nga packet sequence husto.
      • Susihon nga ang nadawat nga datos motakdo sa gipaabot nga mga kantidad pinaagi sa pagsiguro nga ang pagsugod sa packet (SOP) ug katapusan sa packet (EOP) nga mga ihap nag-align samtang ang data gipadala ug nadawat.

Mga Signal sa Interface
Talaan 5. Disenyo ExampMga Signal sa Interface

Ngalan sa Port Direksyon Lapad (Bit) Deskripsyon
 

mgmt_clk

  

Input

  

1

 Pag-input sa orasan sa sistema. Ang frequency sa orasan kinahanglan nga 100 MHz.
pll_ref_clk /

pll_ref_clk[1:0](2)

  

Input

  

1/2

 Reperensya nga orasan sa Transceiver. Nagmaneho sa RX CDR PLL.
nagpadayon…
Ngalan sa Port Direksyon Lapad (Bit) Deskripsyon
      Ang pll_ref_clk[1] magamit ra kung mahimo nimo Ipreserba ang wala magamit

Mubo nga sulat: transceiver channels alang sa PAM4 parametro sa E-tile PAM4 mode IP variation.
rx_pin Input Gidaghanon sa mga lane Receiver SERDES data pin.
tx_pin Output Gidaghanon sa mga lane Ipadala ang SERDES data pin.
 

rx_pin_n

  

Input

  

Gidaghanon sa mga lane

 Receiver SERDES data pin.

Kini nga signal anaa lamang sa E-tile PAM4 mode device variation.
 

tx_pin_n

  

Output

  

Gidaghanon sa mga lane

 Ipadala ang SERDES data pin.

Kini nga signal anaa lamang sa E-tile PAM4 mode device variation.
 

 

mac_clk_pll_ref

  

 

Input

  

 

1

 Kini nga signal kinahanglan nga gimaneho sa usa ka PLL ug kinahanglan nga mogamit sa parehas nga gigikanan sa orasan nga nagmaneho sa pll_ref_clk.

Kini nga signal anaa lamang sa E-tile PAM4 mode device variation.
usr_pb_reset_n Input 1 Pag-reset sa sistema.

May Kalabutan nga Impormasyon
Mga Signal sa Interface

Register Mapa
Mubo nga sulat: • Disenyo ExampAng rehistro nga adres magsugod sa 0x20** samtang ang Interlaken IP core nga rehistro nga adres magsugod sa 0x10**.

  • Access code: RO—Read Only, ug RW—Read/Write.
  • Gibasa sa system console ang disenyo exampAng pagrehistro ug pagreport sa kahimtang sa pagsulay sa screen.

Talaan 6. Disenyo Example Register Map para sa Interlaken Design Example

Offset Ngalan Access Deskripsyon
8'h00 Gireserba
8'h01 Gireserba
 

 

8'h02

  

 

Pag-reset sa sistema sa PLL

  

 

RO

 Ang mosunod nga mga bit nagpaila sa hangyo sa pag-reset sa sistema sa PLL ug pagpagana sa bili:

• Bit [0] – sys_pll_rst_req

• Bit [1] – sys_pll_rst_en
8'h03 Ang RX lane gi-align RO Nagpakita sa pag-align sa RX lane.
 

8'h04

  

WORD gi-lock

  

RO

 [NUM_LANES–1:0] – Pag-ila sa mga utlanan sa pulong (block).
nagpadayon…

Kung imong gi-enable ang Preserve nga wala magamit nga transceiver channels para sa PAM4 parameter, usa ka dugang nga reference clock port ang idugang aron mapreserbar ang wala magamit nga PAM4 slave channel.

Offset Ngalan Access Deskripsyon
8'h05 Gi-lock ang pag-sync RO [NUM_LANES–1:0] – Metaframe synchronization.
8'h06 - 8'h09 CRC32 sayop nga ihap RO Nagpakita sa CRC32 error count.
8'h0A CRC24 sayop nga ihap RO Nagpakita sa CRC24 error count.
 

 

8'h0B

  

 

Pag-awas/Pag-ubos nga signal

  

 

RO

 Ang mosunod nga mga bit nagpakita:

• Bit [3] – TX underflow signal

• Bit [2] – TX overflow signal

• Bit [1] – RX overflow signal
8'h0C Ihap sa SOP RO Nagpakita sa gidaghanon sa SOP.
8'h0D Ihap sa EOP RO Nagpakita sa gidaghanon sa EOP
 

 

8'h0E

  

 

Ihap sa sayop

  

 

RO

 Nagpakita sa gidaghanon sa mosunod nga mga sayop:

• Pagkawala sa lane alignment

• Ilegal nga pulong sa pagpugong

• Ilegal nga sumbanan sa framing

• Nawala ang SOP o EOP indicator
8'h0F ipadala_data_mm_clk RW Isulat ang 1 ngadto sa bit [0] aron mahimo ang signal sa generator.
 

8'h10

  

Sayop sa checker

   Nagpakita sa sayup sa checker. (SOP data error, Channel number error, ug PLD data error)
8'h11 Sistema sa PLL lock RO Bit [0] nagpakita sa PLL lock timailhan.
 

8'h14

  

Ihap sa TX SOP

  

RO

 Nagpakita sa gidaghanon sa SOP nga namugna sa packet generator.
 

8'h15

  

Ihap sa TX EOP

  

RO

 Nagpakita sa gidaghanon sa EOP nga namugna sa packet generator.
8'h16 Padayon nga pakete RW Isulat ang 1 ngadto sa bit [0] aron mahimo ang padayon nga pakete.
8'h39 Ihap sa sayop sa ECC RO Nagpakita sa gidaghanon sa mga sayop sa ECC.
8'h40 Gitul-id sa ECC ang ihap sa sayop RO Nagpakita sa gidaghanon sa gitul-id nga mga sayop sa ECC.

Disenyo Example Register Map para sa Interlaken Look-aside Design Example
Gamita kini nga mapa sa pagparehistro kung imong gimugna ang disenyo nga example uban sa Enable Interlaken Look-aside mode parameter nga gi-on.

Offset Ngalan Access Deskripsyon
8'h00 Gireserba
8'h01 Kontra reset RO Isulat ang 1 ngadto sa bit [0] aron paghawan sa TX ug RX counter nga patas nga bit.
 

 

8'h02

  

 

Pag-reset sa sistema sa PLL

  

 

RO

 Ang mosunod nga mga bit nagpaila sa hangyo sa pag-reset sa sistema sa PLL ug pagpagana sa bili:

• Bit [0] – sys_pll_rst_req

• Bit [1] – sys_pll_rst_en
8'h03 Ang RX lane gi-align RO Nagpakita sa pag-align sa RX lane.
 

8'h04

  

WORD gi-lock

  

RO

 [NUM_LANES–1:0] – Pag-ila sa mga utlanan sa pulong (block).
8'h05 Gi-lock ang pag-sync RO [NUM_LANES–1:0] – Metaframe synchronization.
8'h06 - 8'h09 CRC32 sayop nga ihap RO Nagpakita sa CRC32 error count.
8'h0A CRC24 sayop nga ihap RO Nagpakita sa CRC24 error count.
nagpadayon…
Offset Ngalan Access Deskripsyon
8'h0B Gireserba
8'h0C Ihap sa SOP RO Nagpakita sa gidaghanon sa SOP.
8'h0D Ihap sa EOP RO Nagpakita sa gidaghanon sa EOP
 

 

8'h0E

  

 

Ihap sa sayop

  

 

RO

 Nagpakita sa gidaghanon sa mosunod nga mga sayop:

• Pagkawala sa lane alignment

• Ilegal nga pulong sa pagpugong

• Ilegal nga sumbanan sa framing

• Nawala ang SOP o EOP indicator
8'h0F ipadala_data_mm_clk RW Isulat ang 1 ngadto sa bit [0] aron mahimo ang signal sa generator.
 

8'h10

  

Sayop sa checker

  

RO

 Nagpakita sa sayup sa checker. (SOP data error, Channel number error, ug PLD data error)
8'h11 Sistema sa PLL lock RO Bit [0] nagpakita sa PLL lock timailhan.
8'h13 Ihap sa latency RO Nagpakita sa gidaghanon sa latency.
 

8'h14

  

Ihap sa TX SOP

  

RO

 Nagpakita sa gidaghanon sa SOP nga namugna sa packet generator.
 

8'h15

  

Ihap sa TX EOP

  

RO

 Nagpakita sa gidaghanon sa EOP nga namugna sa packet generator.
8'h16 Padayon nga pakete RO Isulat ang 1 ngadto sa bit [0] aron mahimo ang padayon nga pakete.
8'h17 TX ug RX counter managsama RW Nagpakita nga ang TX ug RX counter managsama.
8'h23 I-enable ang latency WO Isulat ang 1 ngadto sa bit [0] aron mahimo ang pagsukod sa latency.
8'h24 Andam na ang latency RO Nagpakita nga andam na ang pagsukod sa latency.

Interlaken (2nd Generation) Intel Agilex 7 FPGA IP Design Example User Guide Archives

  • Para sa pinakabag-o ug naunang mga bersyon niini nga giya sa paggamit, tan-awa ang Interlaken (ika-2
  • Generation) Intel Agilex 7 FPGA IP Design Example User Guide HTML nga bersyon. Pilia ang bersyon ug i-klik ang Download. Kung ang usa ka IP o software nga bersyon wala gilista, ang giya sa gumagamit alang sa miaging IP o software nga bersyon magamit.
  • Ang mga bersyon sa IP parehas sa mga bersyon sa software sa Intel Quartus Prime Design Suite hangtod sa v19.1. Gikan sa Intel Quartus Prime Design Suite software nga bersyon 19.2 o sa ulahi, ang mga IP core adunay bag-ong IP versioning scheme.

Kasaysayan sa Pagbag-o sa Dokumento para sa Interlaken (2nd Generation) Intel Agilex 7 FPGA IP Design Example Giya sa Gumagamit

Bersyon sa Dokumento Intel Quartus Prime nga Bersyon Bersyon sa IP Mga kausaban
2023.06.26 23.2 21.1.1 • Gidugang ang suporta sa VHDL alang sa synthesis ug simulation model.

• Gi-update nga ngalan sa pamilya sa produkto ngadto sa "Intel Agilex 7".
2022.08.03 21.3 20.0.1 Gitul-id ang device OPN alang sa Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04 21.3 20.0.1 • Gidugang nga suporta alang sa QuestaSim simulator.

• Gikuha ang suporta alang sa NCSim simulator.
2021.02.24 20.4 20.0.1 • Gidugang nga impormasyon bahin sa pagpreserbar sa wala magamit nga transceiver channel para sa PAM4 sa seksyon: Disenyo sa Hardware ExampMga sangkap.

• Gidugang ang pll_ref_clk[1] nga paghulagway sa signal sa seksyon: Mga Signal sa Interface.
2020.12.14 20.4 20.0.0 • Gi-update sampAng output sa pagsulay sa hardware alang sa Interlaken mode ug Interlaken Look-aside mode sa seksyon Pagsulay sa Hardware Design Example.

• Gi-update nga mapa sa rehistro alang sa Interlaken Look-aside design exampsa seksyon Register Mapa.

• Gidugang ang usa ka passing criteria alang sa usa ka malampuson nga hardware test run sa seksyon Pagsulay sa Hardware Design Example.
2020.10.16 20.2 19.3.0 Gitul-id nga sugo sa pagpadagan sa inisyal nga adaptation calibration sa RX side in Pagsulay sa Hardware Design Example seksyon.
2020.06.22 20.2 19.3.0 • Ang disenyo exampAng magamit alang sa Interlaken Look-side mode.

• Hardware testing sa disenyo exampAng magamit alang sa mga kalainan sa aparato sa Intel Agilex.

• Gidugang Hulagway: High-level Block Diagram para sa Interlaken (2nd Generation) Design Example.

• Gi-update ang mosunod nga mga seksyon:

—   Mga Kinahanglanon sa Hardware ug Software

—   Istruktura sa Direktoryo

• Giusab ang mosunod nga mga numero aron maapil ang Interlaken Look-aside related update:

—   Hulagway: Interlaken (2nd Generation) Hardware Design Example High Level Block Diagram para sa E-tile NRZ Mode Variations

—   Hulagway: Interlaken (2nd Generation) Hardware Design Example High Level Block Diagram para sa E-tile nga PAM4 Mode Variations

• Gi-update Hulagway: IP Parameter Editor.
nagpadayon…
Bersyon sa Dokumento Intel Quartus Prime nga Bersyon Bersyon sa IP Mga kausaban
      • Gidugang nga impormasyon mahitungod sa frequency settings sa clock control application sa seksyon Pag-compile ug Pag-configure sa Disenyo Exampsa Hardware.

• Gidugang nga test run nga mga output alang sa Interlaken Look-side sa mosunod nga mga seksyon:

—   Pagsundog sa Disenyo Exampsa Testbench

—   Pagsulay sa Hardware Design Example

• Gidugang sa pagsunod sa bag-ong mga signal sa Mga Signal sa Interface

seksyon:

— mgmt_clk

— rx_pin_n

— tx_pin_n

— mac_clk_pll_ref

• Gidugang nga mapa sa rehistro alang sa Interlaken Look-aside design exampsa sulod seksyon: Register Mapa.
2019.09.30 19.3 19.2.1 Gitangtang ang clk100. Ang mgmt_clk nagsilbing reperensiya nga orasan sa IO PLL sa mosunod:

•    Hulagway: Interlaken (2nd Generation) Hardware Design Example High Level Block Diagram alang sa E-tile NRZ Mode Variations.

•    Hulagway: Interlaken (2nd Generation) Hardware Design ExampAng High Level Block Diagram alang sa E-tile nga PAM4 Mode Variations.
2019.07.01 19.2 19.2 Inisyal nga pagpagawas.

Interlaken (2nd Generation) Intel Agilex® 7 FPGA IP Design Example Giya sa Gumagamit

Mga Dokumento / Mga Kapanguhaan

Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example [pdf] Giya sa Gumagamit
Interlaken 2nd Generation Agilex 7 FPGA IP Design Example, Interlaken, 2nd Generation Agilex 7 FPGA IP Design Example, FPGA IP Design Example, IP Design Example, Disenyo Example

Mga pakisayran

Pagbilin ug komento

Ang imong email address dili mamantala. Ang gikinahanglan nga mga natad gimarkahan *