Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example

Agahiya hilberê

Interlaken (Nifşa 2yemîn) FPGA IP-ya bingehîn taybetmendiyek Intel Agilex 7 FPGA ye. Ew ceribandinek simulasyonê û pêşek sêwirana hardware peyda dikeample ku berhevkirin û ceribandina hardware piştgirî dike. The design example ji bo taybetmendiya Interlaken Look-aside jî heye. Navika IP-ê ji bo cîhazên E-tile moda NRZ û PAM4 piştgirî dike û sêwirana ex-ê diafirîneamples ji bo hemî berhevokên piştgirî yên hejmara rê û rêjeyên daneyê.

Pêdiviyên Hardware û Nermalavê
Sêwirana bingehîn a IP-ya Interlaken (Nifşa 2yemîn) exampLê pêdiviya Intel Agilex 7 F-Series Transceiver-SoC Kit heye. Ji kerema xwe ji bo bêtir agahdarî serî li Rêbernameya Bikarhêner ya kîta pêşkeftinê bidin.

Structure Directory
Berê Interlaken (Nifşa 2yemîn) hatî çêkirinample design pelrêçên jêrîn vedigire:

• example_design: Ya sereke dihewîne files ji bo sêwirana example.
• ilk_uflex: Dihewîne files bi vebijarka moda Lênihêrîna-alî ya Interlaken ve girêdayî ye.
• ila_uflex: Dihewîne files bi vebijarka moda Lênihêrîna-alî ya Interlaken ve girêdayî ye (tenê dema ku hatî hilbijartin tête çêkirin).

Talîmatên Bikaranîna Product

Ji bo karanîna sêwirana bingehîn a Interlaken (Nifşa 2yemîn) FPGA IPample, van gavan bişopînin:

1. Piştrast bikin ku we Kit Pêşveçûna Intel Agilex 7 F-Series Transceiver-SoC heye.
2. Berhevkirina sêwiranê example bikaranîna simulatorê.
3. Ji bo verastkirina sêwiranê simulasyona fonksiyonel bikin.
4. Sêwirana berê biafirîninampedîtorê parametreyê bikar tînin.
5. Berhevkirina sêwiranê example bikaranîna Quartus Prime.
6. Ji bo erêkirina sêwiranê ceribandina hardware bikin.

Not: Vebijarka moda Lênêrînê ya Interlaken ji bo hilbijartinê di edîtorê parametreya IP-ê de heye. Ger hilbijartin, zêde files dê di pelrêça "ila_uflex" de were çêkirin.

Rêbernameya Destpêka Zû

• Interlaken (Nifşa 2yemîn) FPGA IP-ya navgînek ceribandinek simulasyonê û sêwirana hardware-yê ya berê peyda dike.ample ku berhevkirin û ceribandina hardware piştgirî dike.
• Dema ku hûn sêwirana ex-ê diafirîninamplê, edîtorê parametreyê bixweber diafirîne fileJi bo simulasyon, berhevkirin û ceribandina sêwiranê di hardware de pêdivî ye.
• The design example ji bo taybetmendiya Interlaken Look-aside jî heye.
• Berê testê û sêwiranêample moda NRZ û PAM4 ji bo amûrên E-tile piştgirî dike.
• Interlaken (Nifşa 2yemîn) FPGA IP-ya bingehîn sêwiranê diafirîneamples ji bo hemî berhevokên piştgirî yên hejmara rê û rêjeyên daneyê.

jimar 1. Pêngavên Pêşketinê ji bo Sêwirana Example

Sêwirana bingehîn a IP-ya Interlaken (Nifşa 2yemîn) example taybetmendiyên jêrîn piştgirî dike:

• TX-ya Navxweyî berbi RX-ê moda vegerê ya serial
• Otomatîk pakêtên mezinahiya sabît diafirîne
• Kapasîteyên kontrolkirina pakêtê yên bingehîn
• Qabiliyeta bikaranîna Konsola Pergalê ji bo vesazkirina sêwiranê ji bo mebesta ji nû ve ceribandinê
• adaptasyona PMA

Pargîdaniya Intel. Hemû maf parastî ne. Intel, logoya Intel, û nîşaneyên din ên Intel marqeyên Intel Corporation an pargîdaniyên wê ne. Intel garantiya performansa FPGA û hilberên xwe yên nîvconductor li gorî taybetmendiyên heyî li gorî garantiya standard a Intel digire, lê mafê ku di her kêliyê de bêyî agahdarî di her hilber û karûbaran de biguhezîne digire. Intel ti berpirsiyarî an berpirsiyariya ku ji serîlêdan an karanîna ti agahdarî, hilber, an karûbarê ku li vir hatî diyar kirin çêdibe, ji bilî ku bi eşkere bi nivîskî ji hêla Intel ve hatî pejirandin. Ji xerîdarên Intel re tê şîret kirin ku berî ku xwe bispêrin agahdariya hatî weşandin û berî ku emrê hilber an karûbaran bidin, guhertoya herî dawî ya taybetmendiyên cîhazê bistînin. *Dibe ku nav û marqeyên din wekî milkê kesên din werin îdîakirin.

jimar 2. Diagrama blokê ya asta bilind ji bo sêwirana Interlaken (Nifşa 2yemîn) Example

Information Related

• Interlaken (Nifşa 2.) Rêbernameya bikarhêner a FPGA IP
• Interlaken (Nifşa 2yemîn) Têbînîyên Ragihandina IP-ya Intel FPGA

Hardware û Software

Pêdiviyên Hardware û Nermalavê
Ji bo ceribandina exampli sêwiranê, hardware û nermalava jêrîn bikar bînin:

• nermalava Intel® Quartus® Prime Pro Edition
• Konsola Pergalê
• Simulatorên piştgirî:
  • Siemens* EDA ModelSim* SE an QuestaSim*
  • Synopsys* VCS*
  • Cadence* Xcelium*
• Kit Pêşveçûna Transceiver-SoC ya Intel Agilex® 7 F-Series (AGFB014R24A2E2V)

Information Related
Intel Agilex 7 F-Series Transceiver-SoC Pêşveçûna Kit Rêbernameya Bikarhêner
Structure Directory
Sêwirana bingehîn a IP-ya Interlaken (Nifşa 2yemîn) example file pelrêçan tiştên ku li jêr hatine çêkirin hene files ji bo sêwirana example.

jimar 3. Structure Directory of the Generated Interlaken (Nifşa 2nd) Example Design

Veavakirin, simulasyon û ceribandina hardware files tê de cih digirinample_installation_dir>/uflex_ilk_0_example_design.
Tablo 1. Interlaken (Nifşa 2yemîn) IP Core Hardware Design Example File Danasîna Van files di nav de neample_installation_dir>/uflex_ilk_0_example_design/ examppelrêça le_design/quartus.

File Navên	Terîf
example_design.qpf	Projeya Intel Quartus Prime file.
example_design.qsf	Mîhengên projeya Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Destûra Sêwirana Synopsys file. Hûn dikarin ji bo sêwirana xwe kopî bikin û biguherînin.
sysconsole_testbench.tcl	Ser file ji bo gihîştina Konsola Sîstemê

Tablo 2. Interlaken (Nifşa 2yemîn) IP Core Testbench File Terîf
Ev file de yeample_installation_dir>/uflex_ilk_0_example_design/ examppelrêça le_design/rtl.

File Nav	Terîf
top_tb.sv	Tîpa testê ya asta jorîn file.

Tablo 3. Interlaken (Nifşa 2yemîn) IP-ya Core Testbench Skrîptên
Eva files di nav de neample_installation_dir>/uflex_ilk_0_example_design/ examppelrêça le_design/testbench.

File Nav	Terîf
vcstest.sh	Skrîpta VCS-a ku beşê testê dimeşîne.
vlog_pro.do	Skrîpta ModelSim SE an QuestaSim ji bo xebitandina beşê testê.
xcelium.sh	Skrîpta Xcelium ji bo ku beşê testê bimeşîne.

Hardware Design Example Components

• The example sêwirana pergalê û demjimêrên referansa PLL û hêmanên sêwiranê yên pêwîst girêdide. The example sêwirana navika IP-ê di moda veguheztina hundurîn de mîheng dike û pakêtan li ser navgîniya veguheztina daneya bikarhêner a IP-ya bingehîn TX çêdike. Navika IP-ê van pakêtan bi riya transceiver re li ser riya loopback ya hundurîn dişîne.
• Piştî ku wergirê bingehîn IP pakêtan li ser riya loopback distîne, ew pêvajoyê dike
• Interlaken paket dike û wan li ser pêwendiya veguheztina daneya bikarhêner RX vediguhezîne. The example sêwirandin kontrol dike ku pakêtên wergirtin û şandin li hev dikin.
• The hardware example sêwiranê PLL-yên derveyî vedihewîne. Hûn dikarin nivîsa zelal lêkolîn bikin files to view sampkoda ku yek rêbazek mimkun pêk tîne da ku PLL-yên derveyî bi IP-ya FPGA ya Interlaken (Nifşa 2yemîn) ve girêbide.
• Sêwirana hardware ya Interlaken (Nifşa 2yemîn) example pêkhateyên jêrîn pêk tîne:
  • Interlaken (Nifşa 2nd) FPGA IP
  • Packet Generator û Packet Checker
  • JTAG kontrolkerê ku bi Konsola Pergalê re têkilî daynin. Hûn bi mantiqa xerîdar re bi navgîniya Konsola Pergalê re têkilî daynin.

jimar 4. Interlaken (Nifşa 2yemîn) Hardware Design Example Diyagrama blokê ya Asta Bilind ji bo Guherandinên Modeya NRZ-ya E-tile

Sêwirana hardware ya Interlaken (Nifşa 2yemîn) exampLê ku guheztinek moda PAM4-a E-tile armanc dike, pêdivî ye ku demjimêrek mac_clkin-a zêde ya ku IO PLL çêbike hewce dike. Divê ev PLL heman demjimêra referansê ya ku pll_ref_clk dimeşîne bikar bîne.
jimar 5. Interlaken (Nifşa 2yemîn) Hardware Design Example Diagrama blokê ya Asta Bilind ji bo Guhertoyên Modeya PAM4 E-tile

Ji bo guheztinên moda PAM4-a E-tile, gava ku hûn kanalên transceiverê yên nekarandî ji bo parametreya PAM4 biparêzin çalak bikin, portek demjimêra referansê ya din tê zêdekirin (pll_ref_clk [1]). Pêdivî ye ku ev port bi heman frekansa ku di edîtorê parametreya IP-yê de hatî destnîşan kirin (frekansa demjimêra referansê ji bo kanalên parastî) were rêve kirin. Ji bo PAM4 kanalên transceiverê yên nehatine bikar anîn biparêzin vebijarkî ye. Dema ku hûn ji bo hilberîna sêwiranê kîteya pêşkeftinê ya Intel Stratix® 10 an Intel Agilex 7 hilbijêrin, pêl û astengên têkildar ên ku ji vê demjimêrê re hatine destnîşankirin di QSF de têne xuyang kirin.
Not: Ji bo sêwiranê exampJi bo simulasyonê, testbench her gav heman frekansê ji bo pll_ref_clk[0] û pll_ref_clk[1] diyar dike.
Information Related
Intel Agilex 7 F-Series Transceiver-SoC Pêşveçûna Kit Rêbernameya Bikarhêner

Hilberîna Sêwiranê
jimar 6. Doz

Van gavan bişopînin da ku berê hardware-yê biafirîninample design û testbench:

1. Di nermalava Intel Quartus Prime Pro Edition de, bikirtînin File ➤ New Project Wizard ji bo afirandina projeyek nû ya Intel Quartus Prime, an bikirtînin File ➤ Projeyek vekin da ku projeyek heyî ya Intel Quartus Prime vekin. Wizard ji we re dipirse ku hûn amûrek diyar bikin.
2. Malbata cîhazê Intel Agilex 7 destnîşan bikin û ji bo sêwirana xwe amûrê hilbijêrin.
3. Di Kataloga IP-yê de, Interlaken (Nifşa 2yemîn) IP-ya Intel FPGA-ê bibînin û du-bikirtînin. Paceya Guhertoya IP-ya Nû xuya dibe.
4. Navekî asta jorîn diyar bikin ji bo guhertoya IP-ya xweya xwerû. Edîtorê parametreyê mîhengên guhertoya IP-ê di a file bi nav kirin .ip.
5. OK bitikîne. Edîtorê parametreyê xuya dike.
   jimar 7. Example Sêwirana Tabê di Interlaken (Nifşa 2yemîn) Edîtorê Parametreya IP ya Intel FPGA de
6. Li ser tabloya IP-ê, pîvanên ji bo guhertoya bingehîn a IP-ya xwe diyar bikin.
7. Li ser tabloya Adaptasyona PMA-yê, ger hûn plan dikin ku ji bo guhertoyên cîhaza xweya E-tile adaptasyona PMA-yê bikar bînin, pîvanên adaptasyona PMA-ê diyar bikin. Ev gav vebijarkî ye:
   • Vebijarka IP-ya nerm a barkirina adaptasyonê çalak bike hilbijêrin.
   • Not: Dema ku adaptasyona PMA çalak be divê hûn vebijarka Native PHY Debug Master Endpoint (NPDME) li ser tabloya IP-yê çalak bikin.
   • Ji bo adaptasyona PMA-ya pêşdibistanê pêşdibistanên adaptasyona PMA hilbijêrin Parametreya Hilbijartinê.
   • PMA Adaptation Preload bikirtînin da ku pîvanên adaptasyona destpêkê û domdar bar bikin.
   • Hejmara veavakirinên PMA-yê destnîşan bikin ku piştgirî bikin dema ku gelek veavakirinên PMA-yê bi karanîna Parametreya Vesazkirina Hejmara PMA-yê têne çalak kirin.
   • Hilbijêre ku kîjan veavakirina PMA-yê were barkirin an hilanîn bi karanîna Veavakirinek PMA-yê hilbijêre ku bar bike an hilîne.
   • Bikirtînin Veguheztina barkirinê ji veavakirina PMA-ya bijartî da ku mîhengên veavakirina PMA-ya hilbijartî bar bikin.
   • Ji bo bêtir agahdarî di derbarê pîvanên adaptasyona PMA de, serî li E-tile bidin
     Transceiver PHY Rêbernameya Bikarhêner.
8. Li ser Example tabloya Sêwiranê, vebijarka Simulasyonê hilbijêrin da ku bendera testê çêbike, û vebijarka Sentezê hilbijêrin da ku hardware ex-ê biafirînin.ample design.
   • Not: Pêdivî ye ku hûn herî kêm yek ji vebijarkên Simulasyon an Sentezê hilbijêrin Example Design Files.
9. Ji bo Forma HDL-yê hatî çêkirin, Verilog an VHDL hilbijêrin.
10. Ji bo Kit Pêşveçûna Armanc vebijarka guncan hilbijêrin.
    • Not: Vebijarka Intel Agilex 7 F-Series Transceiver SoC Development Kit tenê dema ku projeya we navê cîhaza Intel Agilex 7 destnîşan dike ku bi AGFA012 an AGFA014 dest pê dike. Dema ku hûn vebijarka Pêşvebirinê hilbijêrin, peywirên pin li gorî jimareya parê ya cîhaza Intel Agilex 7 Pêşveçûn AGFB014R24A2E2V têne danîn û dibe ku ji cîhaza weya hilbijartî cûda bibin. Heke hûn dixwazin sêwiranê li ser hardware li ser PCB-yek cihê biceribînin, vebijarka None hilbijêrin û di .qsf de peywirên guncav bikin. file.
11. Bikirtînin Generate Example Design. Hilbijêre Example pencereya Pelrêça Designê xuya dike.
12. Heke hûn dixwazin sêwirana berê biguherîninampRêya pelrêça an navê ji pêşnumayên ku têne xuyang kirin (uflex_ilk_0_example_design), li riya nû bigerin û sêwirana nû ex-ê binivîsinampnavê pelrêça.
13. OK bitikîne.

Information Related

• Intel Agilex 7 F-Series Transceiver-SoC Pêşveçûna Kit Rêbernameya Bikarhêner
• E-tile Transceiver Rêbernameya Bikarhêner PHY

Simulating Design Example Testbench
Binêrin Interlaken (Nifşa 2yemîn) Sêwirana Hardware Example Bloka Asta Bilind ji bo Guhertoyên Moda E-tile NRZ û Interlaken (Nifşa 2yemîn) Sêwirana Hardware Exampbloka Asta Bilind ji bo Guherandinên Modeya PAM4 E-tile diagramên blokê yên qada testa simulasyonê.
jimar 8. Doz

Van gavan bişopînin da ku simulasyona ceribandinê bikin:

1. Di rêzika fermanê de, biguhezînin pelrêça simulasyona testbench. Derhêner eample_installation_dir>/example_design/ testbench ji bo cîhazên Intel Agilex 7.
2. Ji bo simulatora destekkirî ya bijartina xwe skrîpta simulasyonê bimeşînin. Skrîpt di simulatorê de beşê testê berhev dike û dimeşîne. Divê skrîpta we kontrol bike ku hejmarên SOP û EOP piştî ku simulasyon qediya li hev dikin. Binêre tabloya Pêngavên ji bo Run Simulasyonê.

Tablo 4. Gavên Run Simulasyonê

Simulator	Instructions
ModelSim SE an QuestaSim	Di rêzika fermanê de, binivîsin -do vlog_pro.do Ger hûn tercîh dikin ku bêyî rakirina GUI-ya ModelSim simulasyonê bikin, vsim -c -do vlog_pro.do binivîsin.
VCS	Di rêzika fermanê de, sh vcstest.sh binivîsin
Xcelium	Di rêzika fermanê de, sh xcelium.sh binivîsin

Encaman analîz bikin. Simulasyonek serketî pakêtan dişîne û distîne, û "Test DERBASED" nîşan dide.
Bernameya testê ya ji bo sêwirana berêample karên jêrîn temam dike:

• Interlaken (Nifşa 2yemîn) Intel FPGA IP-yê destnîşan dike.
• Rewşa PHY çap dike.
• Hevdemkirina metaframe (SYNC_LOCK) û sînorên peyvan (blok) (WORD_LOCK) kontrol dike.
• Li bendê ye ku rêyên takekesî werin girtin û rêz kirin.
• Dest bi şandina pakêtan dike.
• Statîstîkên pakêtê kontrol dike:
  • Çewtiyên CRC24
  • SOPs
  • EOPs

Ya jêrîn sample encam di moda Interlaken de ceribandinek simulasyonê ya serketî destnîşan dike:

Not: Sêwirana Interlaken example simulation testbench 100 pakêtan dişîne û 100 pakêtan distîne. Ya jêrîn sample encam ceribandinek simulasyonê ya serketî ya di moda Interlaken Look-Aside de destnîşan dike:

Not: Hejmara pakêtan (SOP û EOP) di sêwirana Interlaken Lookaside ex de li ser rêkê diguhereample simulation sample derketinê.
Information Related
Hardware Design Example Components li ser rûpela 6

Berhevkirin û Vesazkirina Sêwiranê Example di Hardware
jimar 9. Doz

Ji bo berhevkirin û meşandina ceribandinek xwenîşandanê li ser hardware example design, van gavan bişopînin:

1. Piştrast bike hardware example nifşê sêwiranê temam e.
2. Di nermalava Intel Quartus Prime Pro Edition de, projeya Intel Quartus Prime vekinample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Li ser menuya Pêvajoyê, bikirtînin Destpêk Berhevkirinê.
4. Piştî berhevkirina serkeftî, .sof file di pelrêça we ya diyarkirî de heye. Van gavan bişopînin da ku berê hardware bername bikinampsêwirana li ser cîhaza Intel Agilex 7:
   • yek. Kit Pêşveçûna Transceiver-SoC Intel Agilex 7 F-Series bi komputera mêvandar ve girêdin.
   • b. Serlêdana Kontrola Saetê, ku beşek ji kîta pêşkeftinê ye, bidin destpêkirin û ji bo sêwirana berê frekansên nû saz bikin.ample. Li jêr mîhenga frekansê ya di sepana Kontrola Saetê de heye:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- Li gorî hewcedariya sêwirana xwe nirxa pll_ref_clk (1) saz bike.
   • c. Li ser menuya Amûran, Bernamesaz bikirtînin.
   • d. Di Bernameçêkerê de, bikirtînin Setup Hardware.
   • e. Amûrek bernamekirinê hilbijêrin.
   • f. Hilbijartin û lê zêde bike Intel Agilex 7 F-Series Transceiver-SoC Kit Pêşveçûna ku rûniştina weya Intel Quartus Prime dikare pê ve girêbide.
   • g. Piştrast bikin ku Mode li J hatiye danînTAG.
   • h. Amûra Intel Agilex 7 hilbijêrin û bikirtînin Amûra zêde bikin. Bernamesaz bloka girêdanên di navbera cîhazên li ser panela we de nîşan dide.
   • ez. Di rêza bi .sofê xwe de, qutiya .sofê kontrol bikin.
   • j. Qutiya di stûna Bername / Veavakirinê de kontrol bikin.
   • k. Destpêk bikirtînin.

Information Related

• Bernamekirina Amûrên Intel FPGA li ser rûpelê 0
• Bi Konsola Pergalê re Sêwiranan Analîz û Debugkirin
• Intel Agilex 7 F-Series Transceiver-SoC Pêşveçûna Kit Rêbernameya Bikarhêner

Testkirina Sêwirana Hardware Example
Piştî ku hûn Interlaken (Nifşa 2yemîn) sêwirana bingehîn a IP-ya Intel FPGA-yê berê berhev dikinampû amûrê xwe mîheng bikin, hûn dikarin Konsola Pergalê bikar bînin da ku bingeha IP-yê û qeydên wê yên bingehîn ên PHY-ya IP-ya Native-ya bicîbûyî bername bikin.

Van gavan bişopînin da ku Konsola Pergalê derxînin û sêwirana hardware ex-ê ceribandinample:

1. Di nermalava Intel Quartus Prime Pro Edition de, li ser menuya Tools, bikirtînin Amûrên Debugging System ➤ System Console.
2. Guhertina liample_installation_dir>mînakamppelrêça le_design/ hwtest.
3. Ji bo vekirina pêwendiyek bi JTAG master, emrê jêrîn binivîsin: source sysconsole_testbench.tcl
4. Hûn dikarin bi sêwirana jêrîn ve moda loopback-a serialê ya hundurîn vekinamplê ferman dike:
   • yek. stat: Agahdariya rewşa giştî çap dike.
   • b. sys_reset: Pergalê ji nû ve vedike.
   • c. loop_on: Loopback-a rêza navxweyî vedike.
   • d. run_example_design: Sêwirana berê dimeşîneample.
   • Not: Divê hûn berî run_ex emrê loop_on bimeşîninampfermana le_design. The run_example_design fermanên jêrîn bi rêzek dimeşîne: sys_reset->stat->gen_on->stat->gen_off.
   • Not: Dema ku hûn vebijarka IP-ya nerm a barkirina adaptasyonê çalak bikin, run_ex hilbijêrinampFermana le_design bi xebitandina fermana run_load_PMA_configuration kalibrasyona adaptasyona destpêkê li ser milê RX pêk tîne.
5. Hûn dikarin bi sêwirana jêrîn ve moda loopback-a serialê ya hundurîn vekinamplê emrê:
   • yek. loop_off: Loopback-a rêza hundurîn qut dike.
6. Hûn dikarin bingeha IP-ê bi sêwirana pêvek a jêrîn bername bikinamplê ferman dike:
   • yek. gen_on: Çêkera pakêtê çalak dike.
   • b. gen_off: Afirînerê pakêtê asteng dike.
   • c. run_test_loop: Ji bo ceribandinê dimeşîne caran ji bo guhertoyên E-tile NRZ û PAM4.
   • d. clear_err: Hemî bitikên xeletiya asayî paqij dike.
   • e. set_test_mode : Testê saz dike ku di modek taybetî de bixebite.
   • f. get_test_mode: Moda testê ya heyî çap dike.
   • g. set_burst_size : Mezinahiya teqînê bi byte destnîşan dike.
   • h. get_burst_size: Agahdariya mezinahiya teqînê çap dike.

Testa serketî peyama HW_TEST:PASS çap dike. Li jêr pîvanên derbasbûnê yên ji bo ceribandinek ceribandinê hene:

• Ji bo CRC32, CRC24, û checker xeletî tune.
• Pêdivî ye ku SOP û EOP-ên hatine veguheztin bi wergirtinê re werin hev.

Ya jêrîn sample encam ceribandinek serketî ya di moda Interlaken de destnîşan dike:

Testa serketî peyama HW_TEST çap dike: PASS. Li jêr pîvanên derbasbûnê yên ji bo ceribandinek ceribandinê hene:

• Ji bo CRC32, CRC24, û checker xeletî tune.
• Pêdivî ye ku SOP û EOP-ên hatine veguheztin bi wergirtinê re werin hev.

Ya jêrîn sample encam ceribandinek serketî ya di moda Interlaken Lookaside de destnîşan dike:

Design Example Description

The design example fonksiyonên bingehîn IP-ya Interlaken destnîşan dike.

Information Related
Interlaken (Nifşa 2.) Rêbernameya bikarhêner a FPGA IP

Design Example Behavior
Ji bo ceribandina sêwiranê di hardware de, emrên jêrîn di Konsola Pergalê de binivîsin:

1. Çavkaniya sazkirinê file:
   • % çavkanîample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
2. Testê bimeşînin:
   • % run_example_design
3. Sêwirana hardware ya Interlaken (Nifşa 2yemîn) example gavên jêrîn temam dike:
   • yek. IP-ya Interlaken (Nifşa 2yemîn) vedigire.
   • b. IP-ya Interlaken (Nifşa 2yemîn) di moda loopback ya navxweyî de mîheng dike.
   • c. Rêzikek pakêtên Interlaken bi daneyên pêşbirkirî yên di bargiraniyê de ji navgîniya veguheztina daneya bikarhêner a TX ya bingehîn IP re dişîne.
   • d. Pakêtên wergirtî kontrol dike û rewşê radigihîne. Kontrolkerê pakêtê ku di sêwirana hardware de ye example kapasîteyên jêrîn ên kontrolkirina pakêtê peyda dike:
     • Kontrol dike ku rêzika pakêta hatî şandin rast e.
     • Kontrol dike ku daneyên wergirtî bi nirxên hêvîkirî re li hev dikin, bi piştrastkirina hejmarên destpêka pakêtê (SOP) û dawiya pakêtê (EOP) dema ku dane têne şandin û wergirtin.

Nîşaneyên Navberê
Tablo 5. Design Example Signals Navrûya

Navê Port	Ber	Firehiya (Bît)	Terîf
mgmt_clk	Beyan	1	Ketina demjimêra pergalê. Frekansa demjimêrê divê 100 MHz be.
pll_ref_clk / pll_ref_clk[1:0](2)	Beyan	1/2	Saeta referansa Transceiver. RX CDR PLL ajot.
berdewam…

Navê Port	Ber	Firehiya (Bît)	Terîf
			pll_ref_clk[1] tenê dema ku hûn çalak bikin heye Bê bikaranîn biparêzin Not: kanalên transceiver ji bo PAM4 parametre di guhertoyên IP-ya moda E-tile PAM4 de.
rx_pin	Beyan	Hejmara rê	Receiver SERDES pin data.
tx_pin	Karûabr	Hejmara rê	Pîneya daneya SERDES veguhezîne.
rx_pin_n	Beyan	Hejmara rê	Receiver SERDES pin data. Ev îşaret tenê di guhertoyên cîhaza moda PAM4 E-tile de heye.
tx_pin_n	Karûabr	Hejmara rê	Pîneya daneya SERDES veguhezîne. Ev îşaret tenê di guhertoyên cîhaza moda PAM4 E-tile de heye.
mac_clk_pll_ref	Beyan	1	Pêdivî ye ku ev îşaret ji hêla PLL ve were rêve kirin û divê heman çavkaniya demjimêrê ya ku pll_ref_clk dimeşîne bikar bîne. Ev îşaret tenê di guhertoyên cîhaza moda PAM4 E-tile de heye.
usr_pb_reset_n	Beyan	1	Reset pergal.

Information Related
Nîşaneyên Navberê

Nexşeya qeydkirinê
Not: • Design ExampNavnîşana qeydê bi 0x20** dest pê dike dema ku navnîşana qeyda bingehîn IP ya Interlaken bi 0x10** dest pê dike.

• Koda gihîştinê: RO-Tenê Xwendin, û RW-Xwendin/Nivîsandin.
• Konsolê pergalê sêwirana berê dixwîneample statûya testê li ser ekranê qeyd dike û radigihîne.

Tablo 6. Design Example Nexşeya Qeydkirinê ji bo Interlaken Design Example

Offset	Nav	Navketin	Terîf
8'h00	Reserved
8'h01	Reserved
8'h02	Pergala PLL ji nû ve hatî vegerandin	RO	Biteyên jêrîn daxwaza vegerandina PLL ya pergalê û nirxa çalak nîşan dide: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Rêza RX li hev kirin	RO	Rêzkirina rêça RX nîşan dide.
8'h04	WORD girtin	RO	[NUM_LANES–1:0] - Nasnameya sînorên peyvê (blok).
berdewam…

Gava ku hûn ji bo parametreya PAM4 kanalên transceiverê yên nehatine bikar anîn biparêzin, portek demjimêra referansê ya din tê zêdekirin da ku kanala xulamê PAM4-ê ya nekarandî biparêze.

Offset	Nav	Navketin	Terîf
8'h05	Sync girtî ye	RO	[NUM_LANES–1:0] - Hevdemkirina Metaframe.
8'h06 – 8'h09	Hejmara xeletiya CRC32	RO	Hejmara xeletiya CRC32 destnîşan dike.
8'h0A	Hejmara xeletiya CRC24	RO	Hejmara xeletiya CRC24 destnîşan dike.
8'h0B	Sinyala serherikîn / Underflow	RO	Bitikên jêrîn destnîşan dikin: • Bit [3] - TX sînyala binherikînê • Bit [2] - TX sînyala serherikandinê • Bit [1] - îşareta rijandina RX
8'h0C	Hejmara SOP	RO	Hejmara SOP-ê nîşan dide.
8'h0D	Hejmara EOP	RO	Hejmara EOP-ê destnîşan dike
8'h0E	Hejmara çewtiyê	RO	Hejmara xeletiyên jêrîn nîşan dide: • Wendakirina rêgezê • Peyva kontrola neqanûnî • Nimûneya çarçoweya neqanûnî • Nîşana SOP an EOP winda ye
8'h0F	send_data_mm_clk	RW	Ji bo çalakkirina sînyala jeneratorê 1 heta bit [0] binivîsin.
8'h10	Çewtiya kontrolê		Xeletiya kontrolê nîşan dide. (Çewtiya daneya SOP, xeletiya hejmara kanalê, û xeletiya daneya PLD)
8'h11	Pergala PLL lock	RO	Bit [0] nîşana lock PLL nîşan dide.
8'h14	Hejmara TX SOP	RO	Hejmara SOP-a ku ji hêla jeneratorê pakêtê ve hatî çêkirin destnîşan dike.
8'h15	Hejmara TX EOP	RO	Hejmara EOP-a ku ji hêla hilberînerê pakêtê ve hatî çêkirin destnîşan dike.
8'h16	Pakêta domdar	RW	Ji bo çalakkirina pakêta domdar 1 heta bit [0] binivîsin.
8'h39	Hejmara xeletiya ECC	RO	Hejmara xeletiyên ECC destnîşan dike.
8'h40	ECC hejmartina xeletiyê rast kir	RO	Hejmara xeletiyên ECC yên rastkirî destnîşan dike.

Design Example Nexşeya Qeydkirinê ji bo Interlaken Look-aside Design Example
Dema ku hûn sêwirana berê diafirînin vê nexşeya qeydkirinê bikar bîninample bi Parametreya moda Lêgerîna-Aside Interlaken çalak bike.

Offset	Nav	Navketin	Terîf
8'h00	Reserved
8'h01	Counter reset	RO	Ji 1 heta bit [0] binivîsin da ku TX û RX counter bit wekhev paqij bikin.
8'h02	Pergala PLL ji nû ve hatî vegerandin	RO	Biteyên jêrîn daxwaza vegerandina PLL ya pergalê û nirxa çalak nîşan dide: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Rêza RX li hev kirin	RO	Rêzkirina rêça RX nîşan dide.
8'h04	WORD girtin	RO	[NUM_LANES–1:0] - Nasnameya sînorên peyvê (blok).
8'h05	Sync girtî ye	RO	[NUM_LANES–1:0] - Hevdemkirina Metaframe.
8'h06 – 8'h09	Hejmara xeletiya CRC32	RO	Hejmara xeletiya CRC32 destnîşan dike.
8'h0A	Hejmara xeletiya CRC24	RO	Hejmara xeletiya CRC24 destnîşan dike.
berdewam…

Offset	Nav	Navketin	Terîf
8'h0B	Reserved
8'h0C	Hejmara SOP	RO	Hejmara SOP-ê nîşan dide.
8'h0D	Hejmara EOP	RO	Hejmara EOP-ê destnîşan dike
8'h0E	Hejmara çewtiyê	RO	Hejmara xeletiyên jêrîn nîşan dide: • Wendakirina rêgezê • Peyva kontrola neqanûnî • Nimûneya çarçoweya neqanûnî • Nîşana SOP an EOP winda ye
8'h0F	send_data_mm_clk	RW	Ji bo çalakkirina sînyala jeneratorê 1 heta bit [0] binivîsin.
8'h10	Çewtiya kontrolê	RO	Xeletiya kontrolê nîşan dide. (Çewtiya daneya SOP, xeletiya hejmara kanalê, û xeletiya daneya PLD)
8'h11	Pergala PLL lock	RO	Bit [0] nîşana lock PLL nîşan dide.
8'h13	Hejmara derengiyê	RO	Hejmara derengbûnê nîşan dide.
8'h14	Hejmara TX SOP	RO	Hejmara SOP-a ku ji hêla jeneratorê pakêtê ve hatî çêkirin destnîşan dike.
8'h15	Hejmara TX EOP	RO	Hejmara EOP-a ku ji hêla hilberînerê pakêtê ve hatî çêkirin destnîşan dike.
8'h16	Pakêta domdar	RO	Ji bo çalakkirina pakêta domdar 1 heta bit [0] binivîsin.
8'h17	TX û RX counter wekhev	RW	Nîşan dide ku TX û RX counter wekhev in.
8'h23	Derengiyê çalak bike	WO	Ji bo ku pîvana derengiyê çalak bike 1 heta bit [0] binivîse.
8'h24	Dereng amade ye	RO	Nîşan dide ku pîvana derengiyê amade ye.

Interlaken (Nifşa 2yemîn) Intel Agilex 7 FPGA IP Design Example Arşîvên Rêbernameya Bikarhêner

• Ji bo guhertoyên herî dawî û berê yên vê rêberê bikarhêner, serî li Interlaken (2
• Nifş) Intel Agilex 7 FPGA IP Design Example Guhertoya Rêbernameya Bikarhêner HTML. Versiyonek hilbijêrin û bikirtînin Daxistin. Ger guhertoyek IP an nermalavê neyê navnîş kirin, rêbernameya bikarhêner ji bo IP-ya berê an guhertoya nermalavê derbas dibe.
• Guhertoyên IP-ê wekî guhertoyên nermalava Intel Quartus Prime Design Suite heya v19.1 in. Ji guhertoya nermalava Intel Quartus Prime Design Suite guhertoya 19.2 an derengtir, navikên IP-yê xwedan nexşeyek nû ya guhertoya IP-yê ne.

Dîroka Guhertoya Belgeyê ji bo Interlaken (Nifşa 2yemîn) Intel Agilex 7 FPGA IP Design Example Rêbernameya Bikarhêner

Guhertoya Belgeyê	Guhertoya Serokwezîrê Intel Quartus	Guhertoya IP	Changes
2023.06.26	23.2	21.1.1	• Piştgiriya VHDL ji bo modela sentez û simulasyonê zêde kir. • Navê malbata hilberê nûve kir "Intel Agilex 7".
2022.08.03	21.3	20.0.1	Amûrê OPN-ê ji bo Kit Pêşveçûna Transceiver-SoC ya Intel Agilex F-Series rast kir.
2021.10.04	21.3	20.0.1	• Piştgiriya ji bo simulatora QuestaSim zêde kir. • Piştgiriya ji bo simulatora NCSim rakirin.
2021.02.24	20.4	20.0.1	• Di beşê de di derheqê parastina kanala transceiverê ya nekarandî ya ji bo PAM4 de agahdarî zêde kir: Hardware Design Example Components. • Danasîna sînyala pll_ref_clk[1] li beşê zêde kir: Nîşaneyên Navberê.
2020.12.14	20.4	20.0.0	• Nûkirin sampdi beşê de ji bo moda Interlaken û moda Interlaken Look-aside derketa testa hardware Testkirina Sêwirana Hardware Example. • Nexşeya qeydê ya nûvekirî ji bo sêwirana Interlaken Look-aside example di beşê de Nexşeya qeydkirinê. • Di beşê de ji bo ceribandinek serketî ya ceribandinê pîvanek derbasbûnê zêde kir Testkirina Sêwirana Hardware Example.
2020.10.16	20.2	19.3.0	Fermana serast kirin ku kalibrasyona adaptasyona destpêkê li ser milê RX-ê dimeşîne Testkirina Sêwirana Hardware Example liq.
2020.06.22	20.2	19.3.0	• The design example ji bo moda Interlaken Look-aside heye. • Testkirina hardware ya sêwiranê example ji bo guhertoyên cîhaza Intel Agilex heye. • Zêde kirin Wêne: Diagrama blokê ya asta bilind ji bo sêwirana Interlaken (Nifşa 2yemîn) Example. • Beşên jêrîn nûve kirin: —   Pêdiviyên Hardware û Nermalavê —   Structure Directory • Jimarên jêrîn guhert da ku nûvekirina têkildar a Interlaken Look-aside tê de hebe: —   Wêne: Interlaken (Nifşa 2yemîn) Sêwirana Hardware Example Diagrama Block Asta Bilind ji bo Guhertoyên Modeya E- NRZ —   Wêne: Interlaken (Nifşa 2yemîn) Sêwirana Hardware Example Diagrama blokê ya Asta Bilind ji bo Guhertoyên Moda E- PAM4 • Rojanekirin Wêne: Edîtorê Parametreya IP.
berdewam…

Guhertoya Belgeyê	Guhertoya Serokwezîrê Intel Quartus	Guhertoya IP	Changes
			• Agahiyên li ser mîhengên frekansê yên di sepana kontrolkirina demjimêrê de di beşê de zêde kirin Berhevkirin û Vesazkirina Sêwiranê Example di Hardware. • Di beşên jêrîn de ji bo Interlaken Look-aside derketinên ceribandinê zêde kirin: —   Simulating Design Example Testbench —   Testkirina Sêwirana Hardware Example • Li pey sînyalên nû hatin zêdekirin Nîşaneyên Navberê liq: - mgmt_clk - rx_pin_n - tx_pin_n - mac_clk_pll_ref • Nexşeya qeydê ji bo sêwirana Interlaken Look-aside example nav beş: Nexşeya qeydkirinê.
2019.09.30	19.3	19.2.1	clk100 rakirin. mgmt_clk wekî demjimêrek referansê ya IO PLL di jêrîn de xizmet dike: •    Wêne: Interlaken (Nifşa 2yemîn) Sêwirana Hardware Example Diyagrama blokê ya Asta Bilind ji bo Guherandinên Modeya NRZ-ya E-tile. •    Wêne: Interlaken (Nifşa 2yemîn) Sêwirana Hardware Example Diagrama blokê ya Asta Bilind ji bo Guhertoyên Modeya PAM4 E-tile.
2019.07.01	19.2	19.2	Serbestberdana destpêkê.

Interlaken (Nifşa 2yemîn) Intel Agilex® 7 FPGA IP Design Example Rêbernameya Bikarhêner

Belge / Çavkanî

Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example [pdf] Rehbera bikaranînê Interlaken 2nd Generation Agilex 7 FPGA IP Design Example, Interlaken, Nifşa 2nd Agilex 7 FPGA IP Design Example, FPGA IP Design Example, IP Design Example, Design Example

Çavkanî

• Manual Bikarhêner