Intel Interlaken 2ኛ ትውልድ Agilex 7 FPGA IP ንድፍ Example

የምርት መረጃ

ኢንተርላከን (2ኛ ትውልድ) FPGA IP ኮር የ Intel Agilex 7 FPGA ባህሪ ነው። የማስመሰል ቴስትቤንች እና የሃርድዌር ዲዛይን የቀድሞ ያቀርባልampማጠናቀር እና የሃርድዌር ሙከራን የሚደግፍ። ንድፍ example ለ Interlaken Look-side ባህሪም ይገኛል። IP core NRZ እና PAM4 ሁነታን ለኢ-ሰድር መሳሪያዎች ይደግፋል እና የዲዛይን ምሳሌን ያመነጫል።amples ለሁሉም የሚደገፉ የመንገዶች ብዛት እና የውሂብ ተመኖች ጥምረት።

የሃርድዌር እና የሶፍትዌር መስፈርቶች
የኢንተርላከን (2ኛ ትውልድ) የአይፒ ኮር ንድፍ ምሳሌample Intel Agilex 7 F-Series Transceiver-SoC Development Kit ያስፈልገዋል። ለበለጠ መረጃ እባክዎን የገንቢ ኪቱን የተጠቃሚ መመሪያ ይመልከቱ።

ማውጫ መዋቅር
የተፈጠረው ኢንተርላከን (2ኛ ትውልድ) ምሳሌampንድፍ የሚከተሉትን ማውጫዎች ያካትታል:

• exampንድፍ፡ ዋናውን ይይዛል files ለ ንድፍ exampለ.
• ኢልክ_uflex፡ ይይዛል fileከ Interlaken Look-side mode አማራጭ ጋር የተዛመደ።
• ኢላ_uflex፡ ይይዛል fileከ Interlaken Look-side mode አማራጭ ጋር የሚዛመዱ (በተመረጠ ጊዜ ብቻ የተፈጠረ)።

የምርት አጠቃቀም መመሪያዎች

የኢንተርላከንን (2ኛ ትውልድ) FPGA IP core ንድፍ ለመጠቀምampየሚከተሉትን ደረጃዎች ይከተሉ

1. የIntel Agilex 7 F-Series Transceiver-SoC Development Kit እንዳለዎት ያረጋግጡ።
2. ዲዛይኑን ያሰባስቡ example simulator በመጠቀም.
3. ንድፉን ለማረጋገጥ ተግባራዊ ማስመሰልን ያከናውኑ።
4. ዲዛይኑን ይፍጠሩ example የፓራሜትር አርታዒን በመጠቀም.
5. ዲዛይኑን ያሰባስቡ example Quartus Prime በመጠቀም.
6. ንድፉን ለማረጋገጥ የሃርድዌር ሙከራን ያድርጉ።

ማስታወሻ፡- የInterlaken Look-side mode አማራጭ በአይፒ ፓራሜትር አርታዒ ውስጥ ለመምረጥ ይገኛል። ከተመረጠ ተጨማሪ files በ"ila_uflex" ማውጫ ውስጥ ይፈጠራል።

ፈጣን ጅምር መመሪያ

• ኢንተርላከን (2ኛ ትውልድ) FPGA IP ኮር የማስመሰል የሙከራ ቤንች እና የሃርድዌር ዲዛይን የቀድሞ ያቀርባልampማጠናቀር እና የሃርድዌር ሙከራን የሚደግፍ።
• ንድፍ ሲፈጥሩ example, የመለኪያ አርታዒው በራስ-ሰር ይፈጥራል fileንድፉን በሃርድዌር ውስጥ ለማስመሰል፣ ለማጠናቀር እና ለመሞከር አስፈላጊ ነው።
• ንድፍ example ለ Interlaken Look-side ባህሪም ይገኛል።
• የ testbench እና ንድፍ example ለ E-tile መሳሪያዎች NRZ እና PAM4 ሁነታን ይደግፋል።
• ኢንተርላከን (2ኛ ትውልድ) FPGA IP ኮር ንድፍ ያመነጫል examples ለሁሉም የሚደገፉ የመንገዶች ብዛት እና የውሂብ ተመኖች ጥምረት።

ምስል 1. ለዲዛይኑ የእድገት ደረጃዎች Example

የኢንተርላከን (2ኛ ትውልድ) የአይፒ ኮር ንድፍ ምሳሌample የሚከተሉትን ባህሪያት ይደግፋል:

• የውስጥ TX ወደ RX ተከታታይ loopback ሁነታ
• ቋሚ መጠን ፓኬቶችን በራስ-ሰር ያመነጫል።
• መሰረታዊ የፓኬት የማጣራት ችሎታዎች
• ለዳግም ሙከራ ዓላማ ንድፉን እንደገና ለማስጀመር የSystem ኮንሶልን የመጠቀም ችሎታ
• PMA መላመድ

ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትዕዛዝ ከማቅረባቸው በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝር መግለጫዎችን እንዲያገኙ ይመከራሉ። *ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።

ምስል 2. ለኢንተርላከን (2ኛ ትውልድ) ዲዛይን የከፍተኛ ደረጃ የማገጃ ሥዕልample

ተዛማጅ መረጃ

• ኢንተርላከን (2ኛ ትውልድ) FPGA IP የተጠቃሚ መመሪያ
• ኢንተርላከን (2ኛ ትውልድ) Intel FPGA IP የመልቀቅ ማስታወሻዎች

ሃርድዌር እና ሶፍትዌር

የሃርድዌር እና የሶፍትዌር መስፈርቶች
የቀድሞውን ለመፈተሽampንድፍ ፣ የሚከተሉትን ሃርድዌር እና ሶፍትዌሮችን ይጠቀሙ

• Intel® Quartus® Prime Pro እትም ሶፍትዌር
• የስርዓት ኮንሶል
• የሚደገፉ ማስመሰያዎች፡-
  • Siemens* EDA ModelSim* SE ወይም QuestaSim*
  • ሲኖፕሲዎች* ቪሲኤስ*
  • Cadence* Xcelium*
• Intel Agilex® 7 F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

ተዛማጅ መረጃ
Intel Agilex 7 F-Series Transceiver-SoC Development Kit የተጠቃሚ መመሪያ
ማውጫ መዋቅር
የኢንተርላከን (2ኛ ትውልድ) የአይፒ ኮር ንድፍ ምሳሌample file ማውጫዎች የሚከተሉትን የመነጩ ይይዛሉ files ለ ንድፍ exampለ.

ምስል 3. የመነጨው ኢንተርላከን (2ኛ ትውልድ) ማውጫ መዋቅርample ንድፍ

የሃርድዌር ውቅር፣ ማስመሰል እና ሙከራ files ውስጥ ይገኛሉample_installation_dir>/uflex_ilk_0_exampንድፍ.
ሠንጠረዥ 1. ኢንተርላከን (2ኛ ትውልድ) IP Core Hardware Design Example File መግለጫዎች እነዚህ files ውስጥ ናቸውample_installation_dir>/uflex_ilk_0_example_design/ ለምሳሌample_design / ኳርትስ ማውጫ.

File ስሞች	መግለጫ
example_design.qpf	Intel Quartus Prime ፕሮጀክት file.
example_design.qsf	Intel Quartus Prime የፕሮጀክት ቅንብሮች file
example_design.sdc jtag_time_template.sdc	ሲኖፕሲዎች የንድፍ ገደብ file. ለእራስዎ ንድፍ መገልበጥ እና ማስተካከል ይችላሉ.
sysconsole_testbench.tcl	ዋና file የስርዓት ኮንሶልን ለመድረስ

ሠንጠረዥ 2. ኢንተርላከን (2ኛ ትውልድ) IP Core Testbench File መግለጫ
ይህ file ውስጥ ነው።ample_installation_dir>/uflex_ilk_0_example_design/ ለምሳሌample_design/rtl ማውጫ።

File ስም	መግለጫ
ከፍተኛ_tb.sv	ከፍተኛ-ደረጃ testbench file.

ሠንጠረዥ 3. ኢንተርላከን (2ኛ ትውልድ) IP Core Testbench ስክሪፕቶች
እነዚህ files ውስጥ ናቸውample_installation_dir>/uflex_ilk_0_example_design/ ለምሳሌample_design / testbench ማውጫ.

File ስም	መግለጫ
vcstest.sh	የሙከራ መቀመጫውን ለማሄድ የቪሲኤስ ስክሪፕት።
vlog_pro.do	የሞዴል ሲም SE ወይም QuestaSim ስክሪፕት የሙከራ ቤንችውን ለማስኬድ።
xcelium.sh	የሙከራ ወንበሩን ለማስኬድ የXcelium ስክሪፕት።

የሃርድዌር ዲዛይን Example ክፍሎች

• የቀድሞample ንድፍ የስርዓት እና የ PLL ማጣቀሻ ሰዓቶችን እና አስፈላጊ የንድፍ ክፍሎችን ያገናኛል. የቀድሞample ንድፍ የአይፒ ኮርን በውስጣዊ loopback ሁነታ ያዋቅራል እና በአይፒ ኮር TX የተጠቃሚ ውሂብ ማስተላለፊያ በይነገጽ ላይ ፓኬቶችን ያመነጫል። የአይፒ ኮር እነዚህን እሽጎች በውስጣዊ የሎፕባክ መንገድ በትራንስሲቨር በኩል ይልካል።
• የአይፒ ኮር መቀበያው በ loopback ዱካ ላይ ያሉትን እሽጎች ከተቀበለ በኋላ ሂደቱን ያካሂዳል
• ኢንተርላከን እሽጎች እና በ RX የተጠቃሚ ውሂብ ማስተላለፊያ በይነገጽ ላይ ያስተላልፋሉ። የቀድሞample ንድፍ ፓኬጆቹ የተቀበሉት እና የሚተላለፉ መሆናቸውን ያረጋግጣል።
• ሃርድዌር ለምሳሌampንድፍ ውጫዊ PLLsን ያካትታል። ግልጽ የሆነውን ጽሑፍ መመርመር ትችላለህ files ወደ view sampውጫዊ PLLsን ከኢንተርላከን (2ኛ ትውልድ) FPGA IP ጋር ለማገናኘት አንድ የሚቻል ዘዴን የሚተገበር le code።
• የኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ንድፍ ምሳሌample የሚከተሉትን አካላት ያካትታል:
  • ኢንተርላከን (2ኛ ትውልድ) FPGA አይፒ
  • ፓኬት ጀነሬተር እና ፓኬት ፈታሽ
  • JTAG ከስርዓት ኮንሶል ጋር የሚገናኝ መቆጣጠሪያ። በSystem Console በኩል ከደንበኛው አመክንዮ ጋር ይገናኛሉ።

ምስል 4. ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን Exampለ E-tile NRZ ሁነታ ልዩነቶች የከፍተኛ ደረጃ እገዳ ንድፍ

የኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ንድፍ ምሳሌampየ E-tile PAM4 ሁነታ ልዩነቶችን የሚያነጣጥረው IO PLL የሚያመነጨው ተጨማሪ ሰዓት ማክ_ክሊን ያስፈልገዋል። ይህ PLL pll_ref_clkን የሚነዳውን የማጣቀሻ ሰዓት መጠቀም አለበት።
ምስል 5. ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን Exampለ E-tile PAM4 ሁነታ ልዩነቶች የከፍተኛ ደረጃ እገዳ ንድፍ

ለE-tile PAM4 ሁነታ ልዩነቶች፣ ጥቅም ላይ ያልዋሉ የትራንሴይቨር ቻናሎችን ለPAM4 መለኪያ ስታነቁ ተጨማሪ የማጣቀሻ የሰዓት ወደብ ይጨመራል (pll_ref_clk [1])። ይህ ወደብ በአይፒ ፓራሜትር አርታዒ (የተጠበቁ ቻናሎች የማጣቀሻ የሰዓት ድግግሞሽ) በተገለጸው ተመሳሳይ ድግግሞሽ መንዳት አለበት። ለPAM4 ጥቅም ላይ ያልዋለውን የመተላለፊያ ቻናሎችን ጠብቅ አማራጭ ነው። ለዚህ ሰዓት የተመደቡት ፒን እና ተዛማጅ ገደቦች በQSF ውስጥ Intel Stratix® 10 ወይም Intel Agilex 7 ን ለዲዛይን ማመንጨት ሲመርጡ ይታያሉ።
ማስታወሻ፡- ለዲዛይን ለምሳሌample simulation፣ testbench ሁልጊዜ ለpll_ref_clk [0] እና pll_ref_clk [1] ተመሳሳይ ድግግሞሽን ይገልጻል።
ተዛማጅ መረጃ
Intel Agilex 7 F-Series Transceiver-SoC Development Kit የተጠቃሚ መመሪያ

ንድፉን በማመንጨት ላይ
ምስል 6. አሰራር

ሃርድዌርን ለማመንጨት እነዚህን ደረጃዎች ይከተሉampየንድፍ እና የሙከራ ወንበር;

1. በ Intel Quartus Prime Pro እትም ሶፍትዌር ውስጥ፣ ጠቅ ያድርጉ File ➤ አዲስ የፕሮጀክት ዊዛርድ አዲስ የኢንቴል ኳርተስ ፕራይም ፕሮጄክት ለመፍጠር ወይም ጠቅ ያድርጉ File ➤የኢንቴል ኳርተስ ፕራይም ፕሮጄክት ለመክፈት ፕሮጄክት ይክፈቱ። ጠንቋዩ መሣሪያን እንዲገልጹ ይጠይቅዎታል።
2. የመሣሪያውን ቤተሰብ Intel Agilex 7 ይግለጹ እና ለንድፍዎ መሣሪያን ይምረጡ።
3. በአይፒ ካታሎግ ውስጥ ኢንተርላከንን (2ኛ ትውልድ) ኢንቴል FPGA አይፒን ይፈልጉ እና ሁለቴ ጠቅ ያድርጉ። አዲሱ የአይፒ ተለዋጭ መስኮት ይታያል።
4. የከፍተኛ ደረጃ ስም ይግለጹ ለእርስዎ ብጁ IP ልዩነት. የመለኪያ አርታዒው የአይፒ ልዩነት ቅንብሮችን ያስቀምጣል። file የሚል ስያሜ ተሰጥቶታል። .አይ.ፒ.
5. እሺን ጠቅ ያድርጉ። የመለኪያ አርታዒው ይታያል.
   ምስል 7. Exampበኢንተርላከን (2ኛ ትውልድ) ኢንቴል FPGA IP ፓራሜትር አርታዒ ውስጥ የንድፍ ታብ
6. በአይፒ ትሩ ላይ የእርስዎን የአይፒ ዋና ልዩነት መለኪያዎችን ይግለጹ።
7. በPMA Adaptation ትሩ ላይ የPMA መላመድን ለኢ-ሰድር መሳሪያዎ ልዩነቶች ለመጠቀም ካቀዱ የPMA መላመድ መለኪያዎችን ይጥቀሱ። ይህ እርምጃ አማራጭ ነው፡-
   • የመላመድ ጭነት ለስላሳ አይፒ አማራጭን አንቃ የሚለውን ይምረጡ።
   • ማስታወሻ፡- PMA መላመድ ሲነቃ በአይፒ ትር ላይ ቤተኛ PHY ማረም ማስተር የመጨረሻ ነጥብ (NPDME)ን ማንቃት አለብህ።
   • ለ PMA መላመድ የPMA ማላመድ ቅድመ-ቅምጥን ይምረጡ ግቤትን ይምረጡ።
   • የመጀመሪያውን እና ቀጣይነት ያለው የመለዋወጫ መለኪያዎችን ለመጫን PMA Adaptation Preload ን ጠቅ ያድርጉ።
   • የPMA ውቅር ግቤት ቁጥርን በመጠቀም ብዙ PMA ውቅሮች ሲነቁ የሚደግፉ የPMA ውቅረቶችን ቁጥር ይግለጹ።
   • ለመጫን ወይም ለማከማቸት የ PMA ውቅረትን በመጠቀም የትኛውን የ PMA ውቅር እንደሚጭኑ ይምረጡ።
   • የተመረጠውን የPMA ውቅር መቼቶችን ለመጫን ከተመረጠው የPMA ውቅር ጫን የሚለውን ጠቅ ያድርጉ።
   • ስለ PMA መላመድ መለኪያዎች የበለጠ መረጃ ለማግኘት ኢ-ንጣፉን ይመልከቱ
     ትራንስሴቨር PHY የተጠቃሚ መመሪያ።
8. በኤክስample Design tab፣ testbench ለማመንጨት ሲሙሌሽን የሚለውን ይምረጡ እና የሃርድዌር የቀድሞ ለማመንጨት የSynthesis አማራጭን ይምረጡ።ampንድፍ.
   • ማስታወሻ፡- ከ Simulation ወይም Synthesis አማራጮች ቢያንስ አንዱን መምረጥ አለብዎት Example ንድፍ Files.
9. ለመነጨ HDL ቅርጸት፣ Verilog ወይም VHDL የሚለውን ይምረጡ።
10. ለዒላማ ልማት ኪት ተገቢውን አማራጭ ይምረጡ።
    • ማስታወሻ፡- የIntel Agilex 7 F-Series Transceiver SoC Development Kit አማራጭ የሚገኘው የእርስዎ ፕሮጀክት ከAGFA7 ወይም AGFA012 ጀምሮ የIntel Agilex 014 መሣሪያ ስም ሲገልጽ ብቻ ነው። የዴቬሎፕመንት ኪት አማራጩን ሲመርጡ የፒን ምደባዎች የሚዘጋጁት በIntel Agilex 7 Development Kit መሳሪያ ክፍል ቁጥር AGFB014R24A2E2V መሰረት ነው እና ከመረጡት መሳሪያ ሊለያዩ ይችላሉ። ዲዛይኑን በሃርድዌር ላይ በተለየ PCB ላይ ለመሞከር ካሰቡ፣የለም የሚለውን ይምረጡ እና ተገቢውን የፒን ስራዎችን በ.qsf ያድርጉ። file.
11. ፍጠርን ጠቅ ያድርጉ Example ንድፍ. የ ምረጥ Example ንድፍ ማውጫ መስኮት ይታያል.
12. ንድፍ መቀየር ከፈለጉ example directory ዱካ ወይም ከሚታየው ነባሪዎች ስም (uflex_ilk_0_example_design)፣ ወደ አዲሱ መንገድ ያስሱ እና አዲሱን ንድፍ ይተይቡ የቀድሞample ማውጫ ስም.
13. እሺን ጠቅ ያድርጉ።

ተዛማጅ መረጃ

• Intel Agilex 7 F-Series Transceiver-SoC Development Kit የተጠቃሚ መመሪያ
• ኢ-ሰድር ትራንስሴቨር PHY የተጠቃሚ መመሪያ

ዲዛይኑን ማስመሰል Example Testbench
ወደ ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን ይመልከቱample High Level Block ለ E-tile NRZ ሁነታ ልዩነቶች እና ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን Example High Level Block ለ E-tile PAM4 Mode ልዩነቶች የማስመሰል የሙከራ ቤንች ንድፎችን አግድ።
ምስል 8. አሰራር

የሙከራ ወንበሩን ለማስመሰል እነዚህን ደረጃዎች ይከተሉ፡-

1. በትዕዛዝ መጠየቂያው ላይ ወደ testbench simulation ማውጫ ይቀይሩ። ማውጫው ነው።ample_installation_dir>/ ለምሳሌample_design/ testbench ለ Intel Agilex 7 መሳሪያዎች።
2. ለመረጡት የሚደገፍ ሲሙሌተር የማስመሰል ስክሪፕቱን ያሂዱ። ስክሪፕቱ በሲሙሌተሩ ውስጥ ያለውን የሙከራ ቤንች ያጠናቅራል እና ያስኬዳል። ማስመሰል ከተጠናቀቀ በኋላ የ SOP እና EOP ቆጠራዎች እንደሚዛመዱ ስክሪፕትዎ ማረጋገጥ አለበት። ማስመሰልን ለማስኬድ ደረጃዎችን ወደ ሰንጠረዡ ተመልከት።

ሠንጠረዥ 4. ማስመሰልን ለማስኬድ ደረጃዎች

አስመሳይ	መመሪያዎች
ModelSim SE ወይም QuestaSim	በትእዛዝ መስመር ላይ -do vlog_pro.do ይተይቡ የሞዴል ሲም GUI ን ሳያመጡ ማስመሰል ከመረጡ vsim -c -do vlog_pro.do ብለው ይተይቡ
ቪሲኤስ	በትእዛዝ መስመር sh vcstest.sh ብለው ይተይቡ
Xcelium	በትእዛዝ መስመር sh xcelium.sh ይተይቡ

ውጤቱን ይተንትኑ. የተሳካ ማስመሰል ፓኬቶችን ይልካል እና ይቀበላል እና “Test PASSED”ን ያሳያል።
የዲዛይኑ የ testbench exampየሚከተሉትን ተግባራት ያጠናቅቃል-

• ኢንተርላከንን (2ኛ ትውልድ) ኢንቴል FPGA አይፒን ያፋጥናል።
• የPHY ሁኔታን ያትማል።
• የሜታፍራም ማመሳሰልን (SYNC_LOCK) እና የቃል (ማገድ) ወሰኖችን (WORD_LOCK) ይፈትሻል።
• ነጠላ መስመሮች ተቆልፈው እስኪሰለፉ ይጠብቃል።
• ፓኬቶችን ማስተላለፍ ይጀምራል.
• የፓኬት ስታቲስቲክስን ይፈትሻል፡
  • CRC24 ስህተቶች
  • SOPs
  • ኢኦፒዎች

የሚከተሉት sample ውፅዓት በኢንተርላከን ሁነታ የተሳካ የማስመሰል ሙከራን ያሳያል፡-

ማስታወሻ፡- የኢንተርላከን ንድፍ የቀድሞample simulation testbench 100 ፓኬጆችን በመላክ 100 ፓኬጆችን ይቀበላል። የሚከተሉት sample ውፅዓት በInterlaken Look-side mode ውስጥ የተሳካ የማስመሰል ሙከራን ያሳያል፡-

ማስታወሻ፡- በኢንተርላከን ሉክሳይድ ዲዛይን የቀድሞ የፓኬቶች ብዛት (SOPs እና EOPs) በአንድ መስመር ይለያያሉample simulation sample ውፅዓት.
ተዛማጅ መረጃ
የሃርድዌር ዲዛይን Exampክፍሎች በገጽ 6 ላይ

ንድፉን ማጠናቀር እና ማዋቀር Example በሃርድዌር ውስጥ
ምስል 9. አሰራር

የማሳያ ሙከራን ለማጠናቀር እና በሃርድዌር exampንድፍ, የሚከተሉትን ደረጃዎች ይከተሉ:

1. ሃርድዌር ያረጋግጡ exampየንድፍ ማመንጨት ተጠናቅቋል.
2. በIntel Quartus Prime Pro እትም ሶፍትዌር ውስጥ የIntel Quartus Prime ፕሮጄክትን ይክፈቱample_installation_dir>/ ለምሳሌample_design/quartus/ ለምሳሌample_design.qpf>።
3. በማቀነባበሪያ ምናሌው ላይ ጀምር ማጠናቀርን ጠቅ ያድርጉ።
4. ከተሳካ ጥንቅር በኋላ, አንድ .sof file በተጠቀሰው ማውጫዎ ውስጥ ይገኛል። ሃርድዌርን ለማቀድ እነዚህን ደረጃዎች ይከተሉampበ Intel Agilex 7 መሣሪያ ላይ ንድፍ:
   • ሀ. Intel Agilex 7 F-Series Transceiver-SoC Development Kit ከአስተናጋጁ ኮምፒዩተር ጋር ያገናኙ።
   • ለ. የእድገት ኪት አካል የሆነውን የሰዓት መቆጣጠሪያ መተግበሪያን ያስጀምሩ እና ለዲዛይኑ የቀድሞ አዲስ ድግግሞሾችን ያዘጋጁ።ampለ. ከታች በሰዓት መቆጣጠሪያ መተግበሪያ ውስጥ ያለው የድግግሞሽ ቅንብር ነው፡-
   • • Si5338 (U37)፣ CLK1- 100 ሜኸ
   • • Si5338 (U36)፣ CLK2- 153.6 ሜኸ
   • • Si549 (Y2)፣ OUT- እንደ የንድፍ ፍላጎትህ ወደ pll_ref_clk(1) ዋጋ አዘጋጅ።
   • ሐ. በመሳሪያዎች ሜኑ ላይ ፕሮግራመርን ጠቅ ያድርጉ።
   • መ. በፕሮግራመር ውስጥ የሃርድዌር ማዋቀርን ጠቅ ያድርጉ።
   • ሠ. ፕሮግራሚንግ መሳሪያ ይምረጡ።
   • ረ. የእርስዎ Intel Quartus Prime ክፍለ ጊዜ የሚገናኝበትን የIntel Agilex 7 F-Series Transceiver-SoC Development Kit ይምረጡ እና ያክሉ።
   • ሰ. ሁነታ ወደ ጄ መዘጋጀቱን ያረጋግጡTAG.
   • ሸ. የIntel Agilex 7 መሣሪያን ይምረጡ እና አክል መሣሪያን ጠቅ ያድርጉ። ፕሮግራመር በቦርድዎ ላይ ባሉ መሳሪያዎች መካከል ያለውን ግንኙነት የማገጃ ዲያግራም ያሳያል።
   • እኔ. ከሶፍዎ ጋር ባለው ረድፍ ላይ ለሶፍ ሳጥኑ ላይ ምልክት ያድርጉ።
   • ጄ. በፕሮግራም/አዋቅር አምድ ውስጥ ባለው ሳጥን ላይ ምልክት ያድርጉ።
   • ክ. ጀምርን ጠቅ ያድርጉ።

ተዛማጅ መረጃ

• ኢንቴል FPGA መሣሪያዎችን በገጽ 0 ላይ ማቀድ
• በስርዓት ኮንሶል ዲዛይኖችን መተንተን እና ማረም
• Intel Agilex 7 F-Series Transceiver-SoC Development Kit የተጠቃሚ መመሪያ

የሃርድዌር ዲዛይን መሞከር Example
ኢንተርላከንን (2ኛ ትውልድ) ኢንቴል FPGA IP ኮር ዲዛይን ካጠናቀሩ በኋላampመሣሪያዎን ያዋቅሩት፣ የአይፒ ኮርን እና በውስጡ የተካተቱት ቤተኛ PHY IP core መዝገቦችን ፕሮግራም ለማድረግ የSystem Consoleን መጠቀም ይችላሉ።

የሲስተም ኮንሶሉን ለማምጣት እና የሃርድዌር ንድፍን ለመሞከር እነዚህን ደረጃዎች ይከተሉampላይ:

1. በIntel Quartus Prime Pro እትም ሶፍትዌር፣ በመሳሪያዎች ሜኑ ላይ የስርዓት ማረም መሳሪያዎች ➤ የስርዓት ኮንሶል የሚለውን ይጫኑ።
2. ወደ ቀይርample_installation_dir>ለምሳሌample_design/ hwtest ማውጫ.
3. ከጄ ጋር ግንኙነት ለመክፈትTAG master, የሚከተለውን ትዕዛዝ ይተይቡ: ምንጭ sysconsole_testbench.tcl
4. በሚከተለው ንድፍ የቀድሞ የውስጥ ተከታታይ loopback ሁነታን ማብራት ይችላሉ።ample ትዕዛዞች:
   • ሀ. ስታቲስቲክስ፡ አጠቃላይ ሁኔታ መረጃን ያትማል።
   • ለ. sys_reset: ስርዓቱን እንደገና ያስጀምረዋል.
   • ሐ. loop_on: የውስጥ ተከታታይ loopback ያበራል።
   • መ. አሂድ_example_design: ዲዛይኑን ያስኬዳል exampለ.
   • ማስታወሻ፡- ከ run_ex በፊት loop_በትእዛዝ ማሄድ አለቦትample_design ትዕዛዝ. ሩጫ_ኤክስample_design የሚከተሉትን ትዕዛዞች በቅደም ተከተል ያስኬዳል፡ sys_reset->stat->gen_on->stat->gen_off።
   • ማስታወሻ፡- የ adaptation load soft IP አማራጭን ሲመርጡ run_example_design ትዕዛዝ የ run_load_PMA_configuration ትዕዛዝን በማስኬድ በ RX በኩል የመጀመሪያውን የመላመድ ማስተካከያ ያከናውናል።
5. በሚከተለው ንድፍ የቀድሞ የውስጥ ተከታታይ loopback ሁነታን ማጥፋት ይችላሉ።ampትዕዛዝ:
   • ሀ. loop_off: የውስጥ ተከታታይ loopback ያጠፋል።
6. የአይፒ ኮርን በሚከተለው ተጨማሪ ንድፍ ማቀድ ይችላሉample ትዕዛዞች:
   • ሀ. gen_on፡ የፓኬት ጀነሬተርን ያነቃል።
   • ለ. gen_off፡ የፓኬት ጀነሬተርን ያሰናክላል።
   • ሐ. run_test_loop፡ ፈተናውን ያካሂዳል ጊዜያት ለ E-tile NRZ እና PAM4 ልዩነቶች።
   • መ. clear_err: ሁሉንም ተለጣፊ ስህተቶች ያጸዳል።
   • ሠ. የፈተና_ሁድን_አዘጋጅ : በተወሰነ ሁነታ እንዲሰራ ሙከራን ያዘጋጃል።
   • ረ. get_test_mode፡ የአሁኑን የሙከራ ሁነታ ያትማል።
   • ሰ. የፍንዳታ_መጠን የፍንዳታ መጠን በባይት ያዘጋጃል።
   • ሸ. get_burst_size፡ የፍንዳታ መጠን መረጃን ያትማል።

የተሳካው ሙከራ HW_TEST:PASS መልዕክትን ያትማል። ለሙከራ ሩጫ የማለፊያ መስፈርት ከዚህ በታች ቀርቧል።

• ለCRC32፣ CRC24 እና አራሚ ምንም ስህተቶች የሉም።
• የሚተላለፉ SOPs እና EOPs ከተቀበሉት ጋር መመሳሰል አለባቸው።

የሚከተሉት sample ውፅዓት በኢንተርላከን ሁነታ የተሳካ ሙከራን ያሳያል፡-

የተሳካው ሙከራ HW_TEST : PASS መልዕክትን ያትማል። ለሙከራ ሩጫ የማለፊያ መስፈርት ከዚህ በታች ቀርቧል።

• ለCRC32፣ CRC24 እና አራሚ ምንም ስህተቶች የሉም።
• የሚተላለፉ SOPs እና EOPs ከተቀበሉት ጋር መመሳሰል አለባቸው።

የሚከተሉት sample ውፅዓት በInterlaken Lookside mode ውስጥ የተሳካ ሙከራን ያሳያል፡-

ንድፍ Exampመግለጫ

ንድፍ example የኢንተርላከን IP ኮር ተግባራትን ያሳያል።

ተዛማጅ መረጃ
ኢንተርላከን (2ኛ ትውልድ) FPGA IP የተጠቃሚ መመሪያ

ንድፍ Example ባህሪ
ንድፉን በሃርድዌር ለመሞከር የሚከተሉትን ትዕዛዞች በSystem Console ውስጥ ይተይቡ::

1. ማዋቀሩን ምንጭ file:
   • % ምንጭample>uflex_ilk_0_example_design/ለምሳሌample_design/hwtest/ sysconsole_testbench.tcl
2. ፈተናውን አሂድ፡
   • % run_exampንድፍ
3. የኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ንድፍ ምሳሌampየሚከተሉትን ደረጃዎች ያጠናቅቃል-
   • ሀ. ኢንተርላከንን (2ኛ ትውልድ) አይፒን ዳግም ያስጀምራል።
   • ለ. ኢንተርላከንን (2ኛ ትውልድ) አይፒን በውስጣዊ loopback ሁነታ ያዋቅራል።
   • ሐ. በክፍያ ጭነት ውስጥ አስቀድሞ የተወሰነ ውሂብ ያለው የኢንተርላከን ፓኬቶች ዥረት ወደ TX የተጠቃሚ ውሂብ ማስተላለፊያ በይነገጽ ወደ IP core ይልካል።
   • መ. የተቀበሉትን እሽጎች ይፈትሻል እና ሁኔታውን ሪፖርት ያደርጋል። በሃርድዌር ንድፍ ውስጥ የተካተተው የፓኬት አረጋጋጭample የሚከተሉትን መሰረታዊ የፓኬት የማጣራት ችሎታዎችን ይሰጣል።
     • የተላለፈው የፓኬት ቅደም ተከተል ትክክል መሆኑን ያረጋግጣል።
     • የተቀበለው ውሂብ ከተጠበቀው እሴት ጋር የሚዛመድ መሆኑን በማጣራት የሁለቱም የፓኬት ጅምር (SOP) እና የፓኬት መጨረሻ (EOP) ቆጠራዎች ሲተላለፉ እና ሲደርሰው።

የበይነገጽ ምልክቶች
ሠንጠረዥ 5. ንድፍ Exampየ በይነገጽ ምልክቶች

የወደብ ስም	አቅጣጫ	ስፋት (ቢት)	መግለጫ
mgmt_clk	ግቤት	1	የስርዓት ሰዓት ግቤት። የሰዓት ድግግሞሽ 100 ሜኸር መሆን አለበት።
pll_ref_clk / pll_ref_clk[1:0] (2)	ግቤት	1/2	አስተላላፊ የማጣቀሻ ሰዓት. RX CDR PLLን ያንቀሳቅሳል።
ቀጠለ…

የወደብ ስም	አቅጣጫ	ስፋት (ቢት)	መግለጫ
			pll_ref_clk[1] የሚገኘው ሲያነቁ ብቻ ነው። ጥቅም ላይ ያልዋለውን ጠብቅ ማስታወሻ፡- የመተላለፊያ ቻናሎች ለ PAM4 መለኪያ በ E-tile PAM4 ሁነታ የአይፒ ልዩነቶች።
rx_pin	ግቤት	የመንገዶች ብዛት	የተቀባዩ የSERDES ውሂብ ፒን
tx_pin	ውፅዓት	የመንገዶች ብዛት	የ SERDES ውሂብ ፒን ያስተላልፉ።
rx_pin_n	ግቤት	የመንገዶች ብዛት	የተቀባዩ የSERDES ውሂብ ፒን ይህ ምልክት የሚገኘው በE-tile PAM4 ሁነታ የመሳሪያ ልዩነቶች ውስጥ ብቻ ነው።
tx_pin_n	ውፅዓት	የመንገዶች ብዛት	የ SERDES ውሂብ ፒን ያስተላልፉ። ይህ ምልክት የሚገኘው በE-tile PAM4 ሁነታ የመሳሪያ ልዩነቶች ውስጥ ብቻ ነው።
ማክ_clk_pll_ማጣቀሻ	ግቤት	1	ይህ ምልክት በPLL መመራት አለበት እና pll_ref_clkን የሚነዳውን የሰዓት ምንጭ መጠቀም አለበት። ይህ ምልክት የሚገኘው በE-tile PAM4 ሁነታ የመሳሪያ ልዩነቶች ውስጥ ብቻ ነው።
usr_pb_reset_n	ግቤት	1	የስርዓት ዳግም ማስጀመር

ተዛማጅ መረጃ
የበይነገጽ ምልክቶች

ካርታ ይመዝገቡ
ማስታወሻ፡- • ንድፍ Exampየመመዝገቢያ አድራሻ የሚጀምረው በ0x20** ሲሆን የኢንተርላከን IP ኮር መመዝገቢያ አድራሻ በ0x10** ይጀምራል።

• የመዳረሻ ኮድ፡ RO—ተነባቢ ብቻ፣ እና RW— አንብብ/ጻፍ።
• የስርዓት ኮንሶል ዲዛይኑን ያነባል example ይመዘግባል እና የፈተናውን ሁኔታ በስክሪኑ ላይ ያሳውቃል።

ሠንጠረዥ 6. ንድፍ Exampለኢንተርላከን ዲዛይን ካርታ ይመዝገቡ Example

ማካካሻ	ስም	መዳረሻ	መግለጫ
8፡00፡	የተያዘ
8፡01፡	የተያዘ
8፡02፡	የስርዓት PLL ዳግም ማስጀመር	RO	የሚከተሉት ቢትስ የስርዓት PLL ዳግም ማስጀመር ጥያቄን ያመለክታሉ እና ዋጋን ማንቃት፡ • ቢት [0] - sys_pll_rst_req • ቢት [1] - sys_pll_rst_en
8፡03፡	RX መስመር የተሰለፈ	RO	የ RX መስመር መስመርን ያመለክታል።
8፡04፡	WORD ተቆልፏል	RO	[NUM_LANES–1:0] - ቃል (ማገድ) ድንበር መለየት።
ቀጠለ…

ጥቅም ላይ ያልዋሉ የትራንሴቨር ቻናሎችን ለPAM4 መለኪያ ሲያነቁ፣ ጥቅም ላይ ያልዋለውን የPAM4 ባሪያ ቻናል ለመጠበቅ ተጨማሪ የማጣቀሻ የሰዓት ወደብ ይታከላል።

ማካካሻ	ስም	መዳረሻ	መግለጫ
8፡05፡	ማመሳሰል ተቆልፏል	RO	[NUM_LANES–1:0] – የሜታፍራም ማመሳሰል።
8'h06 - 8'h09	CRC32 የስህተት ብዛት	RO	የCRC32 ስህተት ቆጠራን ያሳያል።
8'h0A	CRC24 የስህተት ብዛት	RO	የCRC24 ስህተት ቆጠራን ያሳያል።
8'h0B	የትርፍ ፍሰት/ የውሃ ፍሰት ምልክት	RO	የሚከተሉት ነጥቦች ያመለክታሉ: • ቢት [3] - TX የውሃ ውስጥ ምልክት • ቢት [2] - TX የትርፍ ፍሰት ምልክት • ቢት [1] - RX የትርፍ ፍሰት ምልክት
8'ሰ0ሲ	የ SOP ብዛት	RO	የ SOP ቁጥርን ያመለክታል.
8'h0D	የ EOP ብዛት	RO	የ EOP ቁጥርን ያመለክታል
8'h0E	የስህተት ብዛት	RO	የሚከተሉትን ስህተቶች ብዛት ያሳያል: • የሌይን አሰላለፍ ማጣት • ህገወጥ ቁጥጥር ቃል • ሕገወጥ የፍሬም ንድፍ • የ SOP ወይም EOP አመልካች ይጎድላል
8'ሰ0 ኤፍ	ዳታ_ሚሜ_ክሊክ ላክ	RW	የጄነሬተር ሲግናልን ለማንቃት 1 ለቢት [0] ይፃፉ።
8፡10፡	የፍተሻ ስህተት		የአመልካች ስህተትን ያሳያል። (የኤስኦፒ ውሂብ ስህተት፣ የሰርጥ ቁጥር ስህተት እና የ PLD ውሂብ ስህተት)
8፡11፡	የስርዓት PLL መቆለፊያ	RO	ቢት [0] የ PLL መቆለፊያን ያመለክታል።
8፡14፡	TX SOP ቆጠራ	RO	በፓኬት ጀነሬተር የተፈጠረውን የ SOP ቁጥር ያሳያል።
8፡15፡	TX EOP ብዛት	RO	በፓኬት ጀነሬተር የተፈጠረውን የኢኦፒ ቁጥር ያሳያል።
8፡16፡	ቀጣይነት ያለው ፓኬት	RW	ቀጣይነት ያለው ፓኬት ለማንቃት 1 ለቢት [0] ይፃፉ።
8፡39፡	የ ECC ስህተት ቆጠራ	RO	የ ECC ስህተቶችን ቁጥር ያሳያል።
8፡40፡	ECC የተስተካከለ የስህተት ብዛት	RO	የተስተካከሉ የኢሲሲ ስህተቶችን ቁጥር ያሳያል።

ንድፍ Exampለ Interlaken Look-side Design Ex. ካርታ ይመዝገቡample
ዲዛይኑን ሲያመነጩ ይህን የመመዝገቢያ ካርታ ይጠቀሙample with Interlaken ወደ ጎን ይመልከቱ ሁነታ መለኪያ በርቶ።

ማካካሻ	ስም	መዳረሻ	መግለጫ
8፡00፡	የተያዘ
8፡01፡	የቆጣሪ ዳግም ማስጀመር	RO	TX እና RX ቆጣሪን እኩል ቢት ለማጽዳት 1 ለቢት [0] ይፃፉ።
8፡02፡	የስርዓት PLL ዳግም ማስጀመር	RO	የሚከተሉት ቢትስ የስርዓት PLL ዳግም ማስጀመር ጥያቄን ያመለክታሉ እና ዋጋን ማንቃት፡ • ቢት [0] - sys_pll_rst_req • ቢት [1] - sys_pll_rst_en
8፡03፡	RX መስመር የተሰለፈ	RO	የ RX መስመር መስመርን ያመለክታል።
8፡04፡	WORD ተቆልፏል	RO	[NUM_LANES–1:0] - ቃል (ማገድ) ድንበር መለየት።
8፡05፡	ማመሳሰል ተቆልፏል	RO	[NUM_LANES–1:0] – የሜታፍራም ማመሳሰል።
8'h06 - 8'h09	CRC32 የስህተት ብዛት	RO	የCRC32 ስህተት ቆጠራን ያሳያል።
8'h0A	CRC24 የስህተት ብዛት	RO	የCRC24 ስህተት ቆጠራን ያሳያል።
ቀጠለ…

ማካካሻ	ስም	መዳረሻ	መግለጫ
8'h0B	የተያዘ
8'ሰ0ሲ	የ SOP ብዛት	RO	የ SOP ቁጥርን ያመለክታል.
8'h0D	የ EOP ብዛት	RO	የ EOP ቁጥርን ያመለክታል
8'h0E	የስህተት ብዛት	RO	የሚከተሉትን ስህተቶች ብዛት ያሳያል: • የሌይን አሰላለፍ ማጣት • ህገወጥ ቁጥጥር ቃል • ሕገወጥ የፍሬም ንድፍ • የ SOP ወይም EOP አመልካች ይጎድላል
8'ሰ0 ኤፍ	ዳታ_ሚሜ_ክሊክ ላክ	RW	የጄነሬተር ሲግናልን ለማንቃት 1 ለቢት [0] ይፃፉ።
8፡10፡	የፍተሻ ስህተት	RO	የአመልካች ስህተትን ያሳያል። (የኤስኦፒ ውሂብ ስህተት፣ የሰርጥ ቁጥር ስህተት እና የ PLD ውሂብ ስህተት)
8፡11፡	የስርዓት PLL መቆለፊያ	RO	ቢት [0] የ PLL መቆለፊያን ያመለክታል።
8፡13፡	የቆይታ ብዛት	RO	የቆይታ ብዛትን ያመለክታል።
8፡14፡	TX SOP ቆጠራ	RO	በፓኬት ጀነሬተር የተፈጠረውን የ SOP ቁጥር ያሳያል።
8፡15፡	TX EOP ብዛት	RO	በፓኬት ጀነሬተር የተፈጠረውን የኢኦፒ ቁጥር ያሳያል።
8፡16፡	ቀጣይነት ያለው ፓኬት	RO	ቀጣይነት ያለው ፓኬት ለማንቃት 1 ለቢት [0] ይፃፉ።
8፡17፡	TX እና RX ቆጣሪ እኩል	RW	TX እና RX ቆጣሪ እኩል መሆናቸውን ያመለክታል።
8፡23፡	መዘግየትን አንቃ	WO	የመዘግየት መለኪያን ለማንቃት ከ1 እስከ ቢት [0] ይፃፉ።
8፡24፡	መዘግየት ዝግጁ	RO	የዘገየ መለኪያ ዝግጁ መሆኑን ያሳያል።

ኢንተርላከን (2ኛ ትውልድ) Intel Agilex 7 FPGA IP ንድፍ Example የተጠቃሚ መመሪያ መዛግብት

• የዚህን የተጠቃሚ መመሪያ ለቅርብ ጊዜ እና ቀዳሚ ስሪቶች ኢንተርላከንን ይመልከቱ (2ኛ
• ትውልድ) Intel Agilex 7 FPGA IP ንድፍ Example የተጠቃሚ መመሪያ HTML ስሪት. ስሪቱን ይምረጡ እና አውርድን ጠቅ ያድርጉ። የአይፒ ወይም የሶፍትዌር ስሪት ካልተዘረዘረ ለቀድሞው የአይፒ ወይም የሶፍትዌር ስሪት የተጠቃሚ መመሪያ ተግባራዊ ይሆናል።
• የአይፒ ስሪቶች እስከ v19.1 ድረስ ከ Intel Quartus Prime Design Suite ሶፍትዌር ስሪቶች ጋር አንድ አይነት ናቸው። ከIntel Quartus Prime Design Suite የሶፍትዌር ስሪት 19.2 ወይም ከዚያ በኋላ፣ የአይ ፒ ኮሮች አዲስ የአይ ፒ እትም እቅድ አላቸው።

የሰነድ ማሻሻያ ታሪክ ለኢንተርላከን (2ኛ ትውልድ) Intel Agilex 7 FPGA IP ንድፍ Example የተጠቃሚ መመሪያ

የሰነድ ሥሪት	ኢንቴል ኳርትስ ዋና ስሪት	የአይፒ ስሪት	ለውጦች
2023.06.26	23.2	21.1.1	• ለተቀናጀ እና የማስመሰል ሞዴል የVHDL ድጋፍ ታክሏል። • የምርት ቤተሰብ ስም ወደ "Intel Agilex 7" ተዘምኗል።
2022.08.03	21.3	20.0.1	መሣሪያውን OPN ለIntel Agilex F-Series Transceiver-SoC Development Kit ተስተካክሏል።
2021.10.04	21.3	20.0.1	• ለQuestaSim simulator ተጨማሪ ድጋፍ። • ለ NCSim simulator ድጋፍ ተወግዷል።
2021.02.24	20.4	20.0.1	በክፍል ውስጥ ለPAM4 ጥቅም ላይ ያልዋለውን የመተላለፊያ ቻናል ስለመጠበቅ ተጨማሪ መረጃ፡- የሃርድዌር ዲዛይን Example ክፍሎች. • የ pll_ref_clk[1] ምልክት መግለጫ በክፍል ታክሏል፡- የበይነገጽ ምልክቶች.
2020.12.14	20.4	20.0.0	• የዘመነ ኤስampየሃርድዌር ሙከራ ውፅዓት ለኢንተርላከን ሁነታ እና በክፍል ውስጥ ኢንተርላከን ወደ ጎን ይመልከቱ የሃርድዌር ዲዛይን መሞከር Example. • የተሻሻለ የመመዝገቢያ ካርታ ለኢንተርላከን መልከ-ጎን ንድፍ የቀድሞample በክፍል ካርታ ይመዝገቡ. • በክፍል ውስጥ ለተሳካ የሃርድዌር ሙከራ የማለፊያ መስፈርት ታክሏል። የሃርድዌር ዲዛይን መሞከር Example.
2020.10.16	20.2	19.3.0	በ RX በኩል የመጀመሪያውን የመላመድ ልኬት ለማስኬድ የተስተካከለ ትዕዛዝ የሃርድዌር ዲዛይን መሞከር Example ክፍል.
2020.06.22	20.2	19.3.0	• ዲዛይኑ ለምሳሌample ለ Interlaken Look-side mode ይገኛል። • የንድፍ ሃርድዌር ሙከራample ለ Intel Agilex መሳሪያ ልዩነቶች ይገኛል። • ታክሏል። ምስል፡ የከፍተኛ ደረጃ የማገጃ ንድፍ ለኢንተርላከን (2ኛ ትውልድ) ንድፍ ምሳሌample. • በሚከተሉት ክፍሎች ተዘምኗል፡ —   የሃርድዌር እና የሶፍትዌር መስፈርቶች —   ማውጫ መዋቅር • የሚከተሉትን አሃዞች ከኢንተርላከን መልከ-ጎን ጋር የተዛመደ ዝመናን ለማካተት አሻሽሏል፡ —   ምስል፡ ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን Example High Level Block Diagram for E-tile NRZ ሁነታ ልዩነቶች —   ምስል፡ ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን Exampለ E-tile PAM4 ሁነታ ልዩነቶች የከፍተኛ ደረጃ እገዳ ንድፍ • ተዘምኗል ምስል: IP Parameter Editor.
ቀጠለ…

የሰነድ ሥሪት	ኢንቴል ኳርትስ ዋና ስሪት	የአይፒ ስሪት	ለውጦች
			• በክፍል ውስጥ በሰዓት መቆጣጠሪያ መተግበሪያ ውስጥ ስላለው የድግግሞሽ ቅንጅቶች መረጃ ታክሏል። ንድፉን ማጠናቀር እና ማዋቀር Example በሃርድዌር ውስጥ. • ለኢንተርላከን ምልከታ በሚከተሉት ክፍሎች ወደ ጎን ተጨምሯል፡ —   ዲዛይኑን ማስመሰል Example Testbench —   የሃርድዌር ዲዛይን መሞከር Example • አዳዲስ ምልክቶችን ተከትሎ ታክሏል። የበይነገጽ ምልክቶች ክፍል፡- - mgmt_clk - rx_pin_n - tx_pin_n - ማክ_clk_pll_ref • ለ Interlaken Look-side design ex የተጨመረ የመመዝገቢያ ካርታample in ክፍል: ካርታ ይመዝገቡ.
2019.09.30	19.3	19.2.1	clk100 ተወግዷል። የ mgmt_clk በሚከተለው ውስጥ ለ IO PLL ዋቢ ሰዓት ሆኖ ያገለግላል። •    ምስል፡ ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን Exampለ E-tile NRZ ሁነታ ልዩነቶች የከፍተኛ ደረጃ እገዳ ንድፍ. •    ምስል፡ ኢንተርላከን (2ኛ ትውልድ) የሃርድዌር ዲዛይን Exampለ E-tile PAM4 ሁነታ ልዩነቶች የከፍተኛ ደረጃ እገዳ ንድፍ.
2019.07.01	19.2	19.2	የመጀመሪያ ልቀት

ኢንተርላከን (2ኛ ትውልድ) Intel Agilex® 7 FPGA IP ንድፍ Example የተጠቃሚ መመሪያ

ሰነዶች / መርጃዎች

Intel Interlaken 2ኛ ትውልድ Agilex 7 FPGA IP ንድፍ Example [pdf] የተጠቃሚ መመሪያ ኢንተርላከን 2ኛ ትውልድ Agilex 7 FPGA IP Design Example, Interlaken, 2nd Generation Agilex 7 FPGA IP Design Example, FPGA IP ንድፍ Example, IP ንድፍ Example, ንድፍ Example

ዋቢዎች

• የተጠቃሚ መመሪያ