Intel Interlaken 2e generatie Agilex 7 FPGA IP-ontwerp Example
Productinformatie
De Interlaken (2e generatie) FPGA IP-kern is een kenmerk van de Intel Agilex 7 FPGA. Het biedt een simulatietestbank en een hardwareontwerp, bijvoorbeeldample dat compilatie en hardwaretests ondersteunt. Het ontwerp bijvample is ook beschikbaar voor de Interlaken Look-aside-functie. De IP-kern ondersteunt de NRZ- en PAM4-modus voor E-tile-apparaten en genereert ontwerpexampbestanden voor alle ondersteunde combinaties van aantal rijstroken en datasnelheden.
Hardware- en softwarevereisten
Het Interlaken (2e generatie) IP-kernontwerp exampVoor dit bestand is de Intel Agilex 7 F-Series Transceiver-SoC Development Kit vereist. Raadpleeg de gebruikershandleiding van de ontwikkelingskit voor meer informatie.
Directory Structuur
De gegenereerde Interlaken (2e generatie) example design bevat de volgende mappen:
- example_design: Bevat de belangrijkste files voor het ontwerp bijvampik.
- ilk_uflex: Bevat files gerelateerd aan de Interlaken Look-aside-modusoptie.
- ila_uflex: Bevat files gerelateerd aan de Interlaken Look-aside-modusoptie (alleen gegenereerd indien geselecteerd).
Instructies voor productgebruik
Om het Interlaken (2e generatie) FPGA IP-kernontwerp te gebruiken, bijvample, volg deze stappen:
- Zorg ervoor dat u over de Intel Agilex 7 F-Series Transceiver-SoC Development Kit beschikt.
- Stel het ontwerp samen, bijvample met behulp van een simulator.
- Voer functionele simulatie uit om het ontwerp te verifiëren.
- Genereer het ontwerp bijvampbestand met behulp van de parametereditor.
- Stel het ontwerp samen, bijvampbestand met Quartus Prime.
- Voer hardwaretests uit om het ontwerp te valideren.
Opmerking: De optie Interlaken Look-aside-modus is beschikbaar voor selectie in de IP-parametereditor. Indien geselecteerd, extra files worden gegenereerd in de map “ila_uflex”.
Snelstartgids
- De Interlaken (2e generatie) FPGA IP-kern biedt een simulatietestbank en een hardwareontwerp bijvample dat compilatie en hardwaretests ondersteunt.
- Wanneer u het ontwerp genereert, bijvample, maakt de parametereditor automatisch het fileHet is nodig om het ontwerp in hardware te simuleren, compileren en testen.
- Het ontwerp bijvample is ook beschikbaar voor de Interlaken Look-aside-functie.
- De testbank en het ontwerp exampbestand ondersteunt NRZ- en PAM4-modus voor E-tile-apparaten.
- De Interlaken (2e generatie) FPGA IP-kern genereert ontwerp bijvampbestanden voor alle ondersteunde combinaties van aantal rijstroken en datasnelheden.
Figuur 1. Ontwikkelingsstappen voor het ontwerp Example
Het Interlaken (2e generatie) IP-kernontwerp example ondersteunt de volgende functies:
- Interne TX naar RX seriële loopback-modus
- Genereert automatisch pakketten met een vaste grootte
- Basispakketcontrolemogelijkheden
- Mogelijkheid om de systeemconsole te gebruiken om het ontwerp opnieuw in te stellen voor hertestdoeleinden
- PMA-aanpassing
Intel Corporation. Alle rechten voorbehouden. Intel, het Intel-logo en andere Intel-merken zijn handelsmerken van Intel Corporation of haar dochterondernemingen. Intel garandeert de prestaties van zijn FPGA- en halfgeleiderproducten volgens de huidige specificaties in overeenstemming met de standaardgarantie van Intel, maar behoudt zich het recht voor om op elk moment zonder voorafgaande kennisgeving wijzigingen aan te brengen in producten en diensten. Intel aanvaardt geen verantwoordelijkheid of aansprakelijkheid die voortvloeit uit de toepassing of het gebruik van informatie, producten of diensten die hierin worden beschreven, behalve zoals uitdrukkelijk schriftelijk overeengekomen door Intel. Intel-klanten wordt geadviseerd om de nieuwste versie van apparaatspecificaties te verkrijgen voordat ze vertrouwen op gepubliceerde informatie en voordat ze producten of diensten bestellen. *Andere namen en merken kunnen worden geclaimd als eigendom van anderen.
Figuur 2. Blokdiagram op hoog niveau voor ontwerp van Interlaken (2e generatie) Vbample
Gerelateerde informatie
- Interlaken (2e generatie) FPGA IP-gebruikershandleiding
- Interlaken (2e generatie) Intel FPGA IP-releaseopmerkingen
Hardware en software
Hardware- en softwarevereisten
Om de ex te testenample-ontwerp, gebruik dan de volgende hardware en software:
- Intel® Quartus® Prime Pro Edition-software
- Systeemconsole
- Ondersteunde simulatoren:
- Siemens* EDA ModelSim* SE of QuestaSim*
- Synopsie* VCS*
- Cadans* Xcelium*
- Intel Agilex® 7 F-serie transceiver-SoC-ontwikkelingskit (AGFB014R24A2E2V)
Gerelateerde informatie
Intel Agilex 7 F-Series Transceiver-SoC Development Kit Gebruikershandleiding
Directory Structuur
Het Interlaken (2e generatie) IP-kernontwerp example file mappen bevatten het volgende gegenereerd files voor het ontwerp bijvampik.
Figuur 3. Directorystructuur van het gegenereerde Interlaken (2e generatie) Examphet ontwerp
De hardwareconfiguratie, simulatie en test files bevinden zich inample_installation_dir>/uflex_ilk_0_example_design.
Tabel 1. Interlaken (2e generatie) IP Core Hardware-ontwerp Example File Beschrijvingen Deze files zijn in deample_installation_dir>/uflex_ilk_0_example_design/ bijvampmap le_design/quartus.
| File Namen | Beschrijving |
| example_design.qpf | Intel Quartus Prime-project file. |
| example_design.qsf | Intel Quartus Prime-projectinstellingen file |
| example_design.sdc jtag_timing_template.sdc | Samenvatting Ontwerpbeperking file. U kunt kopiëren en aanpassen voor uw eigen ontwerp. |
| sysconsole_testbench.tcl | Voornaamst file voor toegang tot de systeemconsole |
Tabel 2. Interlaken (2e generatie) IP Core-testbank File Beschrijving
Dit file bevindt zich in deample_installation_dir>/uflex_ilk_0_example_design/ bijvampmap le_design/rtl.
| File Naam | Beschrijving |
| top_tb.sv | Testbank op het hoogste niveau file. |
Tabel 3. Interlaken (2e generatie) IP Core Testbench-scripts
Deze files zijn in deample_installation_dir>/uflex_ilk_0_example_design/ bijvampmap le_design/testbench.
| File Naam | Beschrijving |
| vcstest.sh | Het VCS-script om de testbench uit te voeren. |
| vlog_pro.do | Het ModelSim SE- of QuestaSim-script om de testbench uit te voeren. |
| xcelium.sh | Het Xcelium-script om de testbench uit te voeren. |
Hardware-ontwerp bijvample Componenten
- De example design verbindt systeem- en PLL-referentieklokken en vereiste ontwerpcomponenten. De example design configureert de IP-kern in de interne loopback-modus en genereert pakketten op de IP core TX-gebruikersinterface voor gegevensoverdracht. De IP-kern verzendt deze pakketten via het interne loopback-pad door de transceiver.
- Nadat de IP-kernontvanger de pakketten op het loopback-pad heeft ontvangen, verwerkt deze de
- Interlaken pakketten en verzendt deze op de RX-interface voor gebruikersgegevensoverdracht. De example-ontwerp controleert of de ontvangen en verzonden pakketten overeenkomen.
- De hardware-exampHet ontwerp bevat externe PLL's. U kunt de duidelijke tekst bekijken files naar view samplecode die een mogelijke methode implementeert om externe PLL's te verbinden met de Interlaken (2e generatie) FPGA IP.
- Het hardware-ontwerp van Interlaken (2e generatie), example bevat de volgende componenten:
- Interlaken (2e generatie) FPGA IP
- Pakketgenerator en pakketcontrole
- JTAG controller die communiceert met de systeemconsole. U communiceert met de clientlogica via de systeemconsole.
Figuur 4. Interlaken (2e generatie) Hardware-ontwerp Example Blokdiagram op hoog niveau voor variaties in de E-tegel NRZ-modus
Het hardware-ontwerp van Interlaken (2e generatie), exampbestand dat zich richt op een E-tegel PAM4-modusvariaties vereist een extra klok mac_clkin die de IO PLL genereert. Deze PLL moet dezelfde referentieklok gebruiken die de pll_ref_clk aanstuurt.
Figuur 5. Interlaken (2e generatie) Hardware-ontwerp Example Blokdiagram op hoog niveau voor E-tegel PAM4-modusvariaties
Voor E-tile PAM4-modusvariaties wordt, wanneer u de parameter Behoud ongebruikte transceiverkanalen voor PAM4 inschakelt, een extra referentieklokpoort toegevoegd (pll_ref_clk [1]). Deze poort moet op dezelfde frequentie worden aangestuurd als gedefinieerd in de IP-parametereditor (referentieklokfrequentie voor bewaarde kanalen). Het behouden van ongebruikte transceiverkanalen voor PAM4 is optioneel. De pin en gerelateerde beperkingen die aan deze klok zijn toegewezen, zijn zichtbaar in de QSF wanneer u Intel Stratix® 10 of Intel Agilex 7 ontwikkelingskit selecteert voor het genereren van ontwerpen.
Opmerking: Voor ontwerp bijvampbestand-simulatie definieert de testbench altijd dezelfde frequentie voor pll_ref_clk[0] en pll_ref_clk[1].
Gerelateerde informatie
Intel Agilex 7 F-Series Transceiver-SoC Development Kit Gebruikershandleiding
Het ontwerp genereren
Figuur 6. Procedure
Volg deze stappen om de hardware example ontwerp en testbank:
- Klik in de Intel Quartus Prime Pro Edition-software op File ➤ Nieuwe projectwizard om een nieuw Intel Quartus Prime-project te maken, of klik op File ➤ Project openen om een bestaand Intel Quartus Prime-project te openen. De wizard vraagt u een apparaat op te geven.
- Specificeer de apparaatfamilie Intel Agilex 7 en selecteer een apparaat voor uw ontwerp.
- Zoek en dubbelklik in de IP-catalogus op Interlaken (2e generatie) Intel FPGA IP. Het venster Nieuwe IP-variant verschijnt.
- Geef een naam op het hoogste niveau op voor uw aangepaste IP-variant. De parametereditor slaat de IP-variatie-instellingen op in een file genaamd .ik p.
- Klik OK. De parametereditor verschijnt.
Figuur 7. Example Ontwerptabblad in de Interlaken (2e generatie) Intel FPGA IP-parametereditor
- Geef op het tabblad IP de parameters op voor uw IP-kernvariant.
- Geef op het tabblad PMA-aanpassing de PMA-aanpassingsparameters op als u van plan bent PMA-aanpassing te gebruiken voor uw E-tile-apparaatvariaties. Deze stap is optioneel:
- Selecteer de optie Aanpassing belasting zachte IP inschakelen.
- Opmerking: U moet de optie Enable Native PHY Debug Master Endpoint (NPDME) inschakelen op het tabblad IP wanneer PMA-aanpassing is ingeschakeld.
- Selecteer een PMA-aanpassingsvoorinstelling voor PMA-aanpassing. Selecteer parameter.
- Klik op PMA Adaptation Preload om de initiële en continue aanpassingsparameters te laden.
- Geef het aantal PMA-configuraties op dat moet worden ondersteund wanneer meerdere PMA-configuraties zijn ingeschakeld met behulp van de configuratieparameter Aantal PMA.
- Selecteer welke PMA-configuratie u wilt laden of opslaan met Selecteer een PMA-configuratie om te laden of op te slaan.
- Klik op Aanpassing laden uit geselecteerde PMA-configuratie om de geselecteerde PMA-configuratie-instellingen te laden.
- Raadpleeg de E-tegel voor meer informatie over de PMA-aanpassingsparameters
Transceiver PHY-gebruikershandleiding.
- op de example Design tab, selecteer de Simulation optie om de testbench te genereren, en selecteer de Synthesis optie om de hardware ex te genererenampontwerp.
- Opmerking: U moet ten minste één van de opties Simulatie of Synthese selecteren om de Examphet ontwerp Files.
- Voor gegenereerde HDL-indeling selecteert u Verilog of VHDL.
- Selecteer voor Target Development Kit de juiste optie.
- Opmerking: De Intel Agilex 7 F-Series Transceiver SoC Development Kit-optie is alleen beschikbaar als uw project een Intel Agilex 7-apparaatnaam specificeert die begint met AGFA012 of AGFA014. Wanneer u de optie Development Kit selecteert, worden de pintoewijzingen ingesteld volgens het Intel Agilex 7 Development Kit-apparaatonderdeelnummer AGFB014R24A2E2V en kunnen deze verschillen van uw geselecteerde apparaat. Als u het ontwerp op hardware op een andere PCB wilt testen, selecteert u de optie Geen en maakt u de juiste pintoewijzingen in het .qsf-bestand file.
- Klik op Genereer Example Ontwerp. De Select Example Design Directory-venster verschijnt.
- Als u het ontwerp wilt wijzigen, bijvampbestandsmappad of -naam van de weergegeven standaardwaarden (uflex_ilk_0_example_design), blader naar het nieuwe pad en typ het nieuwe ontwerp exampbestandsmapnaam.
- Klik op OK.
- Intel Agilex 7 F-Series Transceiver-SoC Development Kit Gebruikershandleiding
- E-tile Transceiver PHY Gebruikershandleiding
Het ontwerp simuleren Bijvampde Testbank
Raadpleeg Interlaken (2e generatie) hardwareontwerp Example High Level Block voor E-tile NRZ-modusvariaties en Interlaken (2e generatie) Hardware-ontwerp Example High Level Block voor E-tile PAM4 Mode Variaties blokdiagrammen van de simulatietestbank.
Figuur 8. Procedure
Volg deze stappen om de testbank te simuleren:
- Ga bij de opdrachtprompt naar de testbench-simulatiemap. De map isample_installation_dir>/example_design/testbench voor Intel Agilex 7-apparaten.
- Voer het simulatiescript uit voor de ondersteunde simulator van uw keuze. Het script compileert en voert de testbench uit in de simulator. Uw script moet controleren of de SOP- en EOP-tellingen overeenkomen nadat de simulatie is voltooid. Raadpleeg de tabel Stappen om simulatie uit te voeren.
Tabel 4. Stappen om simulatie uit te voeren
| Simulator | Instructies |
| ModelSim SE of QuestaSim | Typ -do vlog_pro.do op de opdrachtregel
Als u liever simuleert zonder de ModelSim GUI te openen, typt u vsim -c -do vlog_pro.do |
| VCS | Typ sh vcstest.sh . in de opdrachtregel |
| Xcelium | Typ sh xcelium.sh op de opdrachtregel |
Analyseer de resultaten. Een succesvolle simulatie verzendt en ontvangt pakketten en geeft “Test PASSED” weer.
De testbank voor het ontwerp example voltooit de volgende taken:
- Instantiseert de Interlaken (2e generatie) Intel FPGA IP.
- Drukt de PHY-status af.
- Controleert metaframesynchronisatie (SYNC_LOCK) en woord(blok)grenzen (WORD_LOCK).
- Wacht tot individuele rijstroken zijn vergrendeld en uitgelijnd.
- Begint met het verzenden van pakketten.
- Controleert pakketstatistieken:
- CRC24-fouten
- Standaardwerkwijzen
- EOP's
De volgende sample uitvoer illustreert een succesvolle simulatietest in de Interlaken-modus:
Opmerking: Het Interlaken-ontwerp example simulatietestbench verzendt 100 pakketten en ontvangt 100 pakketten. De volgende sample uitvoer illustreert een succesvolle simulatietest in Interlaken Look-aside-modus:
Opmerking: Het aantal pakketten (SOP's en EOP's) varieert per baan in Interlaken Lookaside-ontwerp example simulatie sample uitvoer.
Gerelateerde informatie
Hardware-ontwerp bijvample Componenten op pagina 6
Het ontwerp samenstellen en configureren Exampbestand in Hardware
Figuur 9. Procedure
Een demonstratietest compileren en uitvoeren op de hardware-example ontwerp, volg deze stappen:
- Zorg ervoor dat hardware exampDe ontwerpgeneratie is voltooid.
- Open in de Intel Quartus Prime Pro Edition-software het Intel Quartus Prime-projectample_installation_dir>/example_design/quartus/ example_design.qpf>.
- Klik in het menu Verwerking op Compilatie starten.
- Na succesvolle compilatie, een .sof file is beschikbaar in de door u opgegeven directory. Volg deze stappen om de hardware te programmeren, bijvample ontwerp op het Intel Agilex 7-apparaat:
- A. Sluit de Intel Agilex 7 F-Series Transceiver-SoC Development Kit aan op de hostcomputer.
- B. Start de Clock Control-applicatie, die deel uitmaakt van de ontwikkelingskit, en stel nieuwe frequenties in voor het ontwerp, bijvoorbeeldample. Hieronder vindt u de frequentie-instelling in de Clock Control-applicatie:
- • Si5338 (U37), CLK1- 100 MHz
- • Si5338 (U36), CLK2- 153.6 MHz
- • Si549 (Y2), OUT- Stel in op de waarde van pll_ref_clk(1) volgens uw ontwerpvereisten.
- C. Klik in het menu Extra op Programmeur.
- D. Klik in de Programmer op Hardware-installatie.
- e. Selecteer een programmeerapparaat.
- F. Selecteer en voeg de Intel Agilex 7 F-Series Transceiver-SoC Development Kit toe waarmee uw Intel Quartus Prime-sessie verbinding kan maken.
- G. Zorg ervoor dat Modus is ingesteld op JTAG.
- H. Selecteer het Intel Agilex 7-apparaat en klik op Apparaat toevoegen. De Programmer geeft een blokdiagram weer van de verbindingen tussen de apparaten op uw bord.
- i. Vink in de rij met uw .sof het vakje voor de .sof aan.
- J. Vink het vakje aan in de kolom Programma/Configureren.
- k. Klik op Start.
Gerelateerde informatie
- Intel FPGA-apparaten programmeren op pagina 0
- Ontwerpen analyseren en debuggen met System Console
- Intel Agilex 7 F-Series Transceiver-SoC Development Kit Gebruikershandleiding
Het hardwareontwerp testen Bijvample
Nadat u het Interlaken (2e generatie) Intel FPGA IP-kernontwerp exampbestand en configureer uw apparaat, kunt u de systeemconsole gebruiken om de IP-kern en de ingebouwde native PHY IP-kernregisters te programmeren.
Volg deze stappen om de systeemconsole te openen en het hardwareontwerp te testen, bijvoorbeeldampon:
- In de Intel Quartus Prime Pro Edition-software klikt u in het menu Extra op Systeemfoutopsporingsprogramma's ➤ Systeemconsole.
- Wijzig naar deample_installation_dir>exampmap le_design/hwtest.
- Om een verbinding te openen met de JTAG master, typ het volgende commando: source sysconsole_testbench.tcl
- U kunt de interne seriële loopback-modus inschakelen met het volgende ontwerp, bijvample commando's:
- A. stat: Drukt algemene statusinformatie af.
- B. sys_reset: Reset het systeem.
- C. loop_on: Schakelt interne seriële loopback in.
- D. run_example_design: Voert het ontwerp uit, bijvampik.
- Opmerking: U moet de opdracht loop_on uitvoeren vóór run_example_design-opdracht. De run_example_design voert de volgende opdrachten achter elkaar uit: sys_reset->stat->gen_on->stat->gen_off.
- Opmerking: Wanneer u de optie Aanpassing laden zachte IP inschakelen selecteert, wordt het bestand run_example_design commando voert de initiële aanpassingskalibratie uit aan de RX-zijde door het run_load_PMA_configuration commando uit te voeren.
- U kunt de interne seriële loopback-modus uitschakelen met het volgende ontwerp, bijvample commando:
- A. loop_off: Schakelt de interne seriële loopback uit.
- U kunt de IP-kern programmeren met het volgende aanvullende ontwerp, bijvample commando's:
- A. gen_on: Schakelt pakketgenerator in.
- B. gen_off: Schakelt pakketgenerator uit.
- C. run_test_loop: Voert de test uit tijden voor E-tegel NRZ- en PAM4-variaties.
- D. clear_err: Wist alle vastzittende foutbits.
- e. set_test_mode : Stelt de test in om in een specifieke modus uit te voeren.
- F. get_test_mode: Drukt de huidige testmodus af.
- G. set_burst_size : Stelt de burst-grootte in bytes in.
- H. get_burst_size: Drukt informatie over de burst-grootte af.
De succesvolle test drukt het HW_TEST:PASS-bericht af. Hieronder vindt u de criteria voor een testrun:
- Geen fouten voor CRC32, CRC24 en checker.
- Verzonden SOP's en EOP's moeten overeenkomen met ontvangen.
De volgende sample uitvoer illustreert een succesvolle testrun in de Interlaken-modus:
De succesvolle test drukt het HW_TEST: PASS-bericht af. Hieronder vindt u de criteria voor een testrun:
- Geen fouten voor CRC32, CRC24 en checker.
- Verzonden SOP's en EOP's moeten overeenkomen met ontvangen.
De volgende sample uitvoer illustreert een succesvolle testrun in Interlaken Lookaside-modus:
Ontwerp Exampde beschrijving:
Het ontwerp bijvample demonstreert de functionaliteiten van de Interlaken IP-kern.
Gerelateerde informatie
Interlaken (2e generatie) FPGA IP-gebruikershandleiding
Ontwerp Example Gedrag
Om het ontwerp in hardware te testen, typt u de volgende opdrachten in de systeemconsole::
- Bron van de opstelling file:
- % bronample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
- Voer de test uit:
- % run_example_design
- Het hardware-ontwerp van Interlaken (2e generatie), example voltooit de volgende stappen:
- A. Reset het IP-adres van Interlaken (2e generatie).
- B. Configureert het Interlaken (2e generatie) IP in interne loopback-modus.
- C. Stuurt een stroom Interlaken-pakketten met vooraf gedefinieerde gegevens in de payload naar de TX-gebruikersinterface voor gegevensoverdracht van de IP-kern.
- D. Controleert de ontvangen pakketten en rapporteert de status. De pakketcontrole die is opgenomen in het hardwareontwerp, bijvample biedt de volgende basismogelijkheden voor pakketcontrole:
- Controleert of de verzonden pakketvolgorde correct is.
- Controleert of de ontvangen gegevens overeenkomen met de verwachte waarden door ervoor te zorgen dat zowel het begin van het pakket (SOP) als het einde van het pakket (EOP) op één lijn liggen terwijl de gegevens worden verzonden en ontvangen.
Interfacesignalen
Tabel 5. Ontwerp Example Interfacesignalen
| Havennaam | Richting | Breedte (bits) | Beschrijving |
|
mgmt_clk |
Invoer |
1 |
Systeemklokingang. De klokfrequentie moet 100 MHz zijn. |
| pll_ref_clk /
pll_ref_clk[1:0](2) |
Invoer |
1/2 |
Zendontvanger referentie klok. Stuurt de RX CDR PLL aan. |
| voortgezet… | |||
| Havennaam | Richting | Breedte (bits) | Beschrijving |
| pll_ref_clk[1] is alleen beschikbaar als u dit inschakelt Ongebruikt bewaren
Opmerking: transceiverkanalen voor PAM4 parameter in E-tegel PAM4-modus IP-variaties. |
|||
| rx_pin | Invoer | Aantal rijstroken | Ontvanger SERDES-gegevenspin. |
| tx_pin | Uitvoer | Aantal rijstroken | Verzend de SERDES-gegevenspin. |
|
rx_pin_n |
Invoer |
Aantal rijstroken |
Ontvanger SERDES-gegevenspin.
Dit signaal is alleen beschikbaar in apparaatvarianten in E-tile PAM4-modus. |
|
tx_pin_n |
Uitvoer |
Aantal rijstroken |
Verzend de SERDES-gegevenspin.
Dit signaal is alleen beschikbaar in apparaatvarianten in E-tile PAM4-modus. |
|
mac_clk_pll_ref |
Invoer |
1 |
Dit signaal moet worden aangestuurd door een PLL en moet dezelfde klokbron gebruiken die de pll_ref_clk aanstuurt.
Dit signaal is alleen beschikbaar in apparaatvarianten in E-tile PAM4-modus. |
| usr_pb_reset_n | Invoer | 1 | Systeemreset. |
Gerelateerde informatie
Interfacesignalen
Registreer kaart
Opmerking: • Ontwerp bijvampHet registeradres begint met 0x20**, terwijl het Interlaken IP-kernregisteradres begint met 0x10**.
- Toegangscode: RO—Alleen lezen en RW—Lezen/schrijven.
- Systeemconsole leest het ontwerp example registreert en rapporteert de teststatus op het scherm.
Tabel 6. Ontwerp Example Registerkaart voor Interlaken Design Example
| Verschuiven | Naam | Toegang | Beschrijving |
| 8'u00 | Gereserveerd | ||
| 8'u01 | Gereserveerd | ||
|
8'u02 |
Systeem PLL reset |
RO |
De volgende bits geven het PLL-resetverzoek en de activeringswaarde van het systeem aan:
• Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8'u03 | RX rijstrook uitgelijnd | RO | Geeft de uitlijning van de RX-baan aan. |
|
8'u04 |
WOORD vergrendeld |
RO |
[NUM_LANES–1:0] – Identificatie van woord (blok)grenzen. |
| voortgezet… | |||
Wanneer u de parameter Behoud ongebruikte transceiverkanalen voor PAM4 inschakelt, wordt een extra referentieklokpoort toegevoegd om het ongebruikte PAM4-slavekanaal te behouden.
| Verschuiven | Naam | Toegang | Beschrijving |
| 8'u05 | Synchronisatie vergrendeld | RO | [NUM_LANES–1:0] – Metaframe-synchronisatie. |
| 8'h06 – 8'h09 | Aantal CRC32-fouten | RO | Geeft het aantal CRC32-fouten aan. |
| 8'h0A | Aantal CRC24-fouten | RO | Geeft het aantal CRC24-fouten aan. |
|
8'h0B |
Overloop/Onderstroom signaal |
RO |
De volgende bits geven aan:
• Bit [3] – TX-onderstroomsignaal • Bit [2] – TX-overstroomsignaal • Bit [1] – RX-overloopsignaal |
| 8'h0C | SOP-telling | RO | Geeft het aantal SOP's aan. |
| 8'u0D | EOP-telling | RO | Geeft het aantal EOP aan |
|
8'h0E |
Aantal fouten |
RO |
Geeft het aantal volgende fouten aan:
• Verlies van rijstrookuitlijning • Illegaal controlewoord • Illegaal framepatroon • Ontbrekende SOP- of EOP-indicator |
| 8'h0F | verzend_data_mm_clk | RW | Schrijf 1 naar bit [0] om het generatorsignaal in te schakelen. |
|
8'u10 |
Checkerfout |
Geeft de controlefout aan. (SOP-gegevensfout, kanaalnummerfout en PLD-gegevensfout) | |
| 8'u11 | Systeem PLL-vergrendeling | RO | Bit [0] geeft PLL-vergrendelingsindicatie aan. |
|
8'u14 |
TX SOP-telling |
RO |
Geeft het aantal SOP aan dat door de pakketgenerator is gegenereerd. |
|
8'u15 |
TX EOP-telling |
RO |
Geeft het aantal EOP aan dat door de pakketgenerator is gegenereerd. |
| 8'u16 | Continu pakket | RW | Schrijf 1 naar bit [0] om het continue pakket in te schakelen. |
| 8'u39 | Aantal ECC-fouten | RO | Geeft het aantal ECC-fouten aan. |
| 8'u40 | ECC gecorrigeerde fouttelling | RO | Geeft het aantal gecorrigeerde ECC-fouten aan. |
Ontwerp Example Registerkaart voor Interlaken Look-aside Design Example
Gebruik deze registerkaart wanneer u het ontwerp bijv. genereertampbestand waarbij de parameter Interlaken Look-aside-modus inschakelen is ingeschakeld.
| Verschuiven | Naam | Toegang | Beschrijving |
| 8'u00 | Gereserveerd | ||
| 8'u01 | Teller reset | RO | Schrijf 1 naar bit [0] om de TX- en RX-teller gelijk bit te wissen. |
|
8'u02 |
Systeem PLL reset |
RO |
De volgende bits geven het PLL-resetverzoek en de activeringswaarde van het systeem aan:
• Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8'u03 | RX rijstrook uitgelijnd | RO | Geeft de uitlijning van de RX-baan aan. |
|
8'u04 |
WOORD vergrendeld |
RO |
[NUM_LANES–1:0] – Identificatie van woord (blok)grenzen. |
| 8'u05 | Synchronisatie vergrendeld | RO | [NUM_LANES–1:0] – Metaframe-synchronisatie. |
| 8'h06 – 8'h09 | Aantal CRC32-fouten | RO | Geeft het aantal CRC32-fouten aan. |
| 8'h0A | Aantal CRC24-fouten | RO | Geeft het aantal CRC24-fouten aan. |
| voortgezet… | |||
| Verschuiven | Naam | Toegang | Beschrijving |
| 8'h0B | Gereserveerd | ||
| 8'h0C | SOP-telling | RO | Geeft het aantal SOP's aan. |
| 8'u0D | EOP-telling | RO | Geeft het aantal EOP aan |
|
8'h0E |
Aantal fouten |
RO |
Geeft het aantal volgende fouten aan:
• Verlies van rijstrookuitlijning • Illegaal controlewoord • Illegaal framepatroon • Ontbrekende SOP- of EOP-indicator |
| 8'h0F | verzend_data_mm_clk | RW | Schrijf 1 naar bit [0] om het generatorsignaal in te schakelen. |
|
8'u10 |
Checkerfout |
RO |
Geeft de controlefout aan. (SOP-gegevensfout, kanaalnummerfout en PLD-gegevensfout) |
| 8'u11 | Systeem PLL-vergrendeling | RO | Bit [0] geeft PLL-vergrendelingsindicatie aan. |
| 8'u13 | Latentietelling | RO | Geeft het aantal latentie aan. |
|
8'u14 |
TX SOP-telling |
RO |
Geeft het aantal SOP aan dat door de pakketgenerator is gegenereerd. |
|
8'u15 |
TX EOP-telling |
RO |
Geeft het aantal EOP aan dat door de pakketgenerator is gegenereerd. |
| 8'u16 | Continu pakket | RO | Schrijf 1 naar bit [0] om het continue pakket in te schakelen. |
| 8'u17 | TX- en RX-teller gelijk | RW | Geeft aan dat de TX- en RX-teller gelijk zijn. |
| 8'u23 | Latentie inschakelen | WO | Schrijf 1 naar bit [0] om latentiemeting mogelijk te maken. |
| 8'u24 | Latency klaar | RO | Geeft aan dat latentiemetingen gereed zijn. |
Interlaken (2e generatie) Intel Agilex 7 FPGA IP-ontwerp Example Gebruikershandleiding Archieven
- Voor de nieuwste en eerdere versies van deze gebruikershandleiding raadpleegt u Interlaken (2e
- Generatie) Intel Agilex 7 FPGA IP-ontwerp Example Gebruikershandleiding HTML-versie. Selecteer de versie en klik op Downloaden. Als er geen IP- of softwareversie wordt vermeld, is de gebruikershandleiding voor de vorige IP- of softwareversie van toepassing.
- IP-versies zijn hetzelfde als de Intel Quartus Prime Design Suite-softwareversies tot v19.1. Vanaf Intel Quartus Prime Design Suite-softwareversie 19.2 of hoger hebben IP-cores een nieuw IP-versiebeheerschema.
Documentrevisiegeschiedenis voor Interlaken (2e generatie) Intel Agilex 7 FPGA IP Design Exampde Gebruikershandleiding
| Documentversie | Intel Quartus Prime-versie | IP-versie | Wijzigingen |
| 2023.06.26 | 23.2 | 21.1.1 | • VHDL-ondersteuning toegevoegd voor synthese- en simulatiemodel.
• Bijgewerkte productfamilienaam naar “Intel Agilex 7”. |
| 2022.08.03 | 21.3 | 20.0.1 | De OPN van het apparaat gecorrigeerd voor de Intel Agilex F-Series Transceiver-SoC Development Kit. |
| 2021.10.04 | 21.3 | 20.0.1 | • Ondersteuning toegevoegd voor QuestaSim-simulator.
• Ondersteuning voor NCSim-simulator verwijderd. |
| 2021.02.24 | 20.4 | 20.0.1 | • Informatie toegevoegd over het behouden van het ongebruikte zendontvangerkanaal voor PAM4 in sectie: Hardware-ontwerp bijvample Componenten.
• De pll_ref_clk[1] signaalbeschrijving toegevoegd in sectie: Interfacesignalen. |
| 2020.12.14 | 20.4 | 20.0.0 | • Bijgewerkte sample hardwaretestuitvoer voor Interlaken-modus en Interlaken Look-aside-modus in sectie Het hardwareontwerp testen Bijvample.
• Bijgewerkte registerkaart voor Interlaken Look-aside-ontwerp example in sectie Registreer kaart. • In de sectie zijn er criteria toegevoegd voor een succesvolle hardwaretest Het hardwareontwerp testen Bijvample. |
| 2020.10.16 | 20.2 | 19.3.0 | Gecorrigeerd commando om de initiële aanpassingskalibratie aan de RX-zijde uit te voeren Het hardwareontwerp testen Bijvample sectie. |
| 2020.06.22 | 20.2 | 19.3.0 | • Het ontwerp bijvampbestand is beschikbaar voor de Interlaken Look-aside-modus.
• Hardwaretesten van het ontwerp example is beschikbaar voor Intel Agilex-apparaatvariaties. • Toegevoegd Figuur: Blokdiagram op hoog niveau voor ontwerp van Interlaken (2e generatie).ample. • Volgende secties bijgewerkt: — Hardware- en softwarevereisten — Directory Structuur • De volgende cijfers aangepast om de Interlaken Look-aside-gerelateerde update op te nemen: — Afbeelding: Interlaken (2e generatie) hardwareontwerp Example Blokdiagram op hoog niveau voor E-tile NRZ-modusvariaties — Afbeelding: Interlaken (2e generatie) hardwareontwerp Example High Level Block Diagram voor E-tile PAM4-modusvariaties • Bijgewerkt Afbeelding: IP-parametereditor. |
| voortgezet… | |||
| Documentversie | Intel Quartus Prime-versie | IP-versie | Wijzigingen |
| • Informatie toegevoegd over de frequentie-instellingen in de klokbesturingsapplicatie in sectie Het ontwerp samenstellen en configureren Exampbestand in Hardware.
• Testrunuitgangen toegevoegd voor de Interlaken Look-aside in de volgende secties: — Het ontwerp simuleren Bijvampde Testbank — Het hardwareontwerp testen Bijvample • Volgende nieuwe signalen toegevoegd Interfacesignalen sectie: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Registerkaart toegevoegd voor Interlaken Look-aside-ontwerp example binnen sectie: Registerkaart. |
|||
| 2019.09.30 | 19.3 | 19.2.1 | CLK100 verwijderd. De mgmt_clk dient als referentieklok voor de IO PLL in de volgende gevallen:
• Afbeelding: Interlaken (2e generatie) hardwareontwerp Example Blokdiagram op hoog niveau voor variaties in de E-tegel NRZ-modus. • Afbeelding: Interlaken (2e generatie) hardwareontwerp Example Blokdiagram op hoog niveau voor E-tegel PAM4-modusvariaties. |
| 2019.07.01 | 19.2 | 19.2 | Eerste release. |
Interlaken (2e generatie) Intel Agilex® 7 FPGA IP-ontwerp Exampde Gebruikershandleiding
Documenten / Bronnen
 |
Intel Interlaken 2e generatie Agilex 7 FPGA IP-ontwerp Example [pdf] Gebruikershandleiding Interlaken 2e generatie Agilex 7 FPGA IP-ontwerp Example, Interlaken, 2e generatie Agilex 7 FPGA IP-ontwerp Example, FPGA IP-ontwerp Example, IP-ontwerp Example, Ontwerp Example |