Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example

Informacija apie produktą

Interlaken (2-osios kartos) FPGA IP branduolys yra Intel Agilex 7 FPGA funkcija. Jame yra modeliavimo bandymo stendas ir techninės įrangos projektavimas, pvzample, kuri palaiko kompiliavimą ir aparatinės įrangos testavimą. Dizainas, pvzample taip pat galima naudoti „Interlaken Look-side“ funkcijai. IP šerdis palaiko NRZ ir PAM4 režimus E-tile įrenginiams ir sukuria dizainą, pvzamples visiems palaikomiems juostų skaičiaus ir duomenų perdavimo spartų deriniams.

Aparatinės ir programinės įrangos reikalavimai
Interlaken (2-osios kartos) IP branduolio dizainas, pvzampreikalingas „Intel Agilex 7 F-Series Transceiver-SoC“ kūrimo rinkinys. Daugiau informacijos rasite kūrimo rinkinio vartotojo vadove.

Katalogo struktūra
Sukurtas Interlakenas (2-oji karta) example design apima šiuos katalogus:

• example_design: Sudėtyje yra pagrindinis files dizainui, pvzample.
• ilk_uflex: Sudėtyje yra files susijęs su Interlakeno žiūrėjimo į šalį režimo parinktimi.
• ila_uflex: Sudėtyje yra files, susijęs su Interlakeno žiūrėjimo nuošalio režimo parinktimi (sugeneruojama tik pasirinkus).

Produkto naudojimo instrukcijos

Norėdami naudoti Interlaken (2-osios kartos) FPGA IP pagrindinį dizainą, pvzample, atlikite šiuos veiksmus:

1. Įsitikinkite, kad turite „Intel Agilex 7 F-Series Transceiver-SoC“ kūrimo rinkinį.
2. Sudarykite dizainą pvzampnaudojant simuliatorių.
3. Norėdami patikrinti dizainą, atlikite funkcinį modeliavimą.
4. Sukurkite dizainą, pvzample naudojant parametrų rengyklę.
5. Sudarykite dizainą pvzample naudojant Quartus Prime.
6. Atlikite techninės įrangos testavimą, kad patvirtintumėte dizainą.

Pastaba: IP parametrų rengyklėje galima pasirinkti Interlaken Apžiūros režimo parinktį. Jei pasirinkta, papildoma files bus sugeneruoti „ila_uflex“ kataloge.

Greitos pradžios vadovas

• Interlaken (2-osios kartos) FPGA IP branduolys suteikia modeliavimo bandymų stendą ir techninės įrangos dizainą, pvz.ample, kuri palaiko kompiliavimą ir aparatinės įrangos testavimą.
• Kai sukuriate dizainą, pvzample, parametrų rengyklė automatiškai sukuria filebūtina modeliuoti, kompiliuoti ir išbandyti aparatinės įrangos dizainą.
• Dizainas, pvzample taip pat galima naudoti Interlakeno „Žiūrėti nuošalyje“ funkcijai.
• Bandymo stendas ir dizainas example palaiko NRZ ir PAM4 režimus E-tile įrenginiams.
• Interlaken (2-osios kartos) FPGA IP branduolys generuoja dizainą, pvzamples visiems palaikomiems juostų skaičiaus ir duomenų perdavimo spartų deriniams.

1 pav. Dizaino kūrimo žingsniai Example

Interlaken (2-osios kartos) IP branduolio dizainas, pvzample palaiko šias funkcijas:

• Vidinis TX į RX nuoseklus atgalinis režimas
• Automatiškai generuoja fiksuoto dydžio paketus
• Pagrindinės paketų tikrinimo galimybės
• Galimybė naudoti sistemos konsolę, kad iš naujo nustatytumėte dizainą pakartotiniam bandymui
• PMA adaptacija

Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas. *Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.

2 pav. Aukšto lygio blokinė diagrama, skirta Interlakeno (2-osios kartos) dizainui Example

Susijusi informacija

• Interlaken (2-osios kartos) FPGA IP vartotojo vadovas
• Interlaken (2-osios kartos) Intel FPGA IP laidos pastabos

Techninė įranga ir programinė įranga

Aparatinės ir programinės įrangos reikalavimai
Norėdami išbandyti buvampdizaino, naudokite šią techninę ir programinę įrangą:

• „Intel® Quartus® Prime Pro Edition“ programinė įranga
• Sistemos konsolė
• Palaikomi simuliatoriai:
  • Siemens* EDA ModelSim* SE arba QuestaSim*
  • Santrauka* VCS*
  • Kadence* Xcelium*
• „Intel Agilex® 7 F-Series Transceiver-SoC“ kūrimo rinkinys (AGFB014R24A2E2V)

Susijusi informacija
„Intel Agilex 7 F-Series Transceiver-SoC“ kūrimo rinkinio vartotojo vadovas
Katalogo struktūra
Interlaken (2-osios kartos) IP branduolio dizainas, pvzample file kataloguose yra šie sugeneruoti files dizainui, pvzample.

3 pav. Sukurto Interlakeno katalogo struktūra (2-oji karta) Pvzample Dizainas

Techninės įrangos konfigūracija, modeliavimas ir bandymas files yra įsikūręample_installation_dir>/uflex_ilk_0_example_design.
1 lentelė. Interlaken (2-osios kartos) IP Core Hardware Design Example File Aprašymai Šie files yraample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus katalogą.

File Vardai	Aprašymas
example_design.qpf	„Intel Quartus Prime“ projektas file.
example_design.qsf	„Intel Quartus Prime“ projekto nustatymai file
example_design.sdc jtag_timing_template.sdc	„Synopsys“ dizaino apribojimas file. Galite kopijuoti ir modifikuoti savo dizainą.
sysconsole_testbench.tcl	Pagrindinis file Norėdami pasiekti sistemos konsolę

2 lentelė. Interlaken (2-osios kartos) IP Core Testbench File Aprašymas
Tai file yraample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl katalogas.

File Vardas	Aprašymas
top_tb.sv	Aukščiausio lygio bandymų stendas file.

3 lentelė. Interlaken (2-osios kartos) IP Core Testbench scenarijai
Šios files yraample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench katalogas.

File Vardas	Aprašymas
vcstest.sh	VCS scenarijus, skirtas paleisti bandymo stendą.
vlog_pro.do	ModelSim SE arba QuestaSim scenarijus bandymų stendui paleisti.
xcelium.sh	„Xcelium“ scenarijus, skirtas paleisti bandymų stendą.

Aparatūros dizainas Example Komponentai

• Buvęsample design jungia sistemos ir PLL atskaitos laikrodžius bei reikalingus dizaino komponentus. Buvęsample design sukonfigūruoja IP šerdį vidinio atgalinio ryšio režimu ir generuoja paketus IP core TX vartotojo duomenų perdavimo sąsajoje. IP šerdis siunčia šiuos paketus vidiniu atgalinio ryšio keliu per siųstuvą-imtuvą.
• Kai IP branduolio imtuvas gauna paketus atgalinio ryšio kelyje, jis apdoroja
• Interlaken paketus ir perduoda juos RX vartotojo duomenų perdavimo sąsaja. Buvęsample dizainas patikrina, ar gauti ir perduoti paketai sutampa.
• Techninė įranga, pvzample dizainas apima išorinius PLL. Galite peržiūrėti aiškų tekstą files į view sample kodas, įgyvendinantis vieną galimą išorinių PLL prijungimo prie Interlaken (2-osios kartos) FPGA IP metodą.
• „Interlaken“ (2-osios kartos) techninės įrangos dizainas, pvzample apima šiuos komponentus:
  • Interlaken (2-osios kartos) FPGA IP
  • Paketų generatorius ir paketų tikrintuvas
  • JTAG valdiklis, kuris palaiko ryšį su sistemos konsole. Su kliento logika bendraujate per sistemos konsolę.

4 pav. Interlaken (2-osios kartos) aparatūros projektavimas Example Aukšto lygio blokinė diagrama, skirta E-tile NRZ režimo variantams

„Interlaken“ (2-osios kartos) techninės įrangos dizainas, pvzample, kuri nukreipta į E-tile PAM4 režimo variantus, reikalauja papildomo laikrodžio mac_clkin, kurį generuoja IO PLL. Šis PLL turi naudoti tą patį atskaitos laikrodį, kuris valdo pll_ref_clk.
5 pav. Interlaken (2-osios kartos) aparatūros projektavimas Example Aukšto lygio blokinė diagrama, skirta E-tile PAM4 režimo variantams

E-tile PAM4 režimo variantams, kai įjungiate parametrą Išsaugoti nepanaudotus siųstuvo-imtuvo kanalus PAM4, pridedamas papildomas atskaitos laikrodžio prievadas (pll_ref_clk [1]). Šis prievadas turi būti varomas tuo pačiu dažniu, kaip nurodyta IP parametrų rengyklėje (išsaugotų kanalų atskaitos laikrodžio dažnis). Nenaudojamų siųstuvo-imtuvo kanalų išsaugojimas PAM4 yra neprivalomas. Šiam laikrodžiui priskirtas kaištis ir susiję apribojimai matomi QSF, kai dizaino generavimui pasirenkate Intel Stratix® 10 arba Intel Agilex 7 kūrimo rinkinį.
Pastaba: Dėl dizaino, pvzampModeliavimo metu bandymų stendas visada apibrėžia tą patį dažnį pll_ref_clk[0] ir pll_ref_clk[1].
Susijusi informacija
„Intel Agilex 7 F-Series Transceiver-SoC“ kūrimo rinkinio vartotojo vadovas

Dizaino generavimas
6 pav. Procedūra

Atlikite šiuos veiksmus, kad sukurtumėte aparatinę įrangą, pvzampdizainas ir bandymų stendas:

1. „Intel Quartus Prime Pro Edition“ programinėje įrangoje spustelėkite File ➤ Naujo projekto vedlys, kad sukurtumėte naują Intel Quartus Prime projektą, arba spustelėkite File ➤ Atidarykite projektą, kad atidarytumėte esamą Intel Quartus Prime projektą. Vedlys paragins nurodyti įrenginį.
2. Nurodykite įrenginių šeimą „Intel Agilex 7“ ir pasirinkite įrenginį pagal savo dizainą.
3. IP kataloge suraskite ir dukart spustelėkite Interlaken (2nd Generation) Intel FPGA IP. Pasirodo langas Naujas IP variantas.
4. Nurodykite aukščiausio lygio pavadinimą jūsų tinkintam IP variantui. Parametrų rengyklė išsaugo IP varianto nustatymus a file pavadintas .ip.
5. Spustelėkite Gerai. Pasirodo parametrų rengyklė.
   7 pav. Example Design Tab Interlaken (2-osios kartos) Intel FPGA IP parametrų rengyklėje
6. Skirtuke IP nurodykite savo IP pagrindinio varianto parametrus.
7. Skirtuke PMA adaptacija nurodykite PMA pritaikymo parametrus, jei planuojate naudoti PMA pritaikymą savo E-tile įrenginio variantams. Šis veiksmas yra neprivalomas:
   • Pasirinkite Įgalinti adaptacijos įkėlimo minkštąjį IP parinktį.
   • Pastaba: Skirtuke IP turite įgalinti parinktį Įgalinti vietinį PHY derinimo pagrindinį galinį tašką (NPDME), kai įjungtas PMA pritaikymas.
   • Pasirinkite PMA adaptacijos išankstinį nustatymą PMA adaptacijai Pasirinkite parametrą.
   • Spustelėkite PMA Adaptation Preload, kad įkeltumėte pradinio ir nuolatinio pritaikymo parametrus.
   • Nurodykite palaikomų PMA konfigūracijų skaičių, kai įgalintos kelios PMA konfigūracijos, naudodami PMA konfigūracijos parametrą Number of PMA.
   • Pasirinkite, kurią PMA konfigūraciją norite įkelti arba saugoti naudodami Pasirinkite PMA konfigūraciją, kurią norite įkelti arba saugoti.
   • Spustelėkite Įkelti adaptaciją iš pasirinktos PMA konfigūracijos, kad įkeltumėte pasirinktus PMA konfigūracijos nustatymus.
   • Daugiau informacijos apie PMA pritaikymo parametrus rasite E-tile
     Siųstuvo-imtuvo PHY vartotojo vadovas.
8. Ant Exampskirtuke Dizainas, pasirinkite parinktį Modeliavimas, kad sukurtumėte bandymų stendą, ir pasirinkite parinktį Sintezė, kad sukurtumėte aparatinę įrangą, pvz.ampdizainas.
   • Pastaba: Turite pasirinkti bent vieną iš modeliavimo arba sintezės parinkčių, kad sukurtumėte Example Dizainas Files.
9. Generuotas HDL formatas pasirinkite Verilog arba VHDL.
10. „Target Development Kit“ pasirinkite atitinkamą parinktį.
    • Pastaba: „Intel Agilex 7 F-Series Transceiver SoC Development Kit“ parinktis galima tik tada, kai jūsų projekte nurodomas „Intel Agilex 7“ įrenginio pavadinimas, prasidedantis AGFA012 arba AGFA014. Kai pasirenkate parinktį „Development Kit“, kaiščių priskyrimai nustatomi pagal „Intel Agilex 7 Development Kit“ įrenginio dalies numerį AGFB014R24A2E2V ir gali skirtis nuo pasirinkto įrenginio. Jei ketinate išbandyti dizainą su kito PCB aparatūra, pasirinkite parinktį Nėra ir .qsf priskirkite atitinkamus kaiščius. file.
11. Spustelėkite Generuoti example Dizainas. Pasirinkite ExampPasirodo langas Design Directory.
12. Jei norite modifikuoti dizainą, pvzample katalogo kelias arba pavadinimas iš rodomų numatytųjų nustatymų (uflex_ilk_0_example_design), eikite į naują kelią ir įveskite naują dizainą, pvzample katalogo pavadinimas.
13. Spustelėkite Gerai.

Susijusi informacija

• „Intel Agilex 7 F-Series Transceiver-SoC“ kūrimo rinkinio vartotojo vadovas
• E-tile Transceiver PHY vartotojo vadovas

Dizaino modeliavimas Example Testbench
Žr. Interlaken (2nd Generation) Hardware Design Example aukšto lygio blokas, skirtas E-tile NRZ režimo variacijoms ir Interlaken (2-osios kartos) techninės įrangos projektavimuiample High Level Block for E-tile PAM4 režimo variantų modeliavimo bandymo stendo blokinės diagramos.
8 pav. Procedūra

Atlikite šiuos veiksmus, kad imituotumėte bandymo stendą:

1. Komandų eilutėje pakeiskite testbench modeliavimo katalogą. Katalogas yraample_installation_dir>/example_design/ testbench Intel Agilex 7 įrenginiams.
2. Paleiskite pasirinkto palaikomo modeliuoklio modeliavimo scenarijų. Scenarijus sukompiliuoja ir paleidžia bandomąjį stendą simuliatoriuje. Baigus modeliavimą, jūsų scenarijus turėtų patikrinti, ar SOP ir EOP skaičiai sutampa. Žr. lentelę Simuliacijos vykdymo veiksmai.

4 lentelė. Simuliacijos vykdymo veiksmai

Simuliatorius	Instrukcijos
ModelSim SE arba QuestaSim	Komandinėje eilutėje įveskite -do vlog_pro.do Jei norite imituoti nepakeldami ModelSim GUI, įveskite vsim -c -do vlog_pro.do
VCS	Komandinėje eilutėje įveskite sh vcstest.sh
Xcelium	Komandinėje eilutėje įveskite sh xcelium.sh

Išanalizuokite rezultatus. Sėkmingas modeliavimas siunčia ir priima paketus ir rodo „Test PASSED“.
Dizaino bandymo stendas, pvzample atlieka šias užduotis:

• Sukuria Interlaken (2-osios kartos) Intel FPGA IP.
• Spausdina PHY būseną.
• Tikrina metakadrų sinchronizavimą (SYNC_LOCK) ir žodžio (bloko) ribas (WORD_LOCK).
• Laukiama, kol atskiros juostos bus užrakintos ir išlygintos.
• Pradeda siųsti paketus.
• Tikrina paketų statistiką:
  • CRC24 klaidos
  • SOP
  • EOP

Šie sampišvestis iliustruoja sėkmingą modeliavimo bandymą Interlaken režimu:

Pastaba: „Interlaken“ dizaino buvample simulation testbench siunčia 100 paketų ir priima 100 paketų. Šie sampišvestis iliustruoja sėkmingą modeliavimo bandymą Interlakeno žiūrėjimo režimu:

Pastaba: Paketų skaičius (SOP ir EOP) skiriasi priklausomai nuo Interlaken Lookaside dizaino juostos, pvz.ample simuliacija sample produkcija.
Susijusi informacija
Aparatūros dizainas Example Komponentai 6 puslapyje

Kompiliavimas ir konfigūravimas dizaino Example aparatinėje įrangoje
9 pav. Procedūra

Norėdami sudaryti ir paleisti demonstracinį testą aparatinėje įrangoje, pvzampdizainas, atlikite šiuos veiksmus:

1. Įsitikinkite, kad aparatinė įranga, pvzampdizaino generavimas baigtas.
2. „Intel Quartus Prime Pro Edition“ programinėje įrangoje atidarykite „Intel Quartus Prime“ projektąample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Meniu Apdorojimas spustelėkite Pradėti kompiliavimą.
4. Po sėkmingo kompiliavimo, .sof file yra jūsų nurodytame kataloge. Atlikite šiuos veiksmus, norėdami užprogramuoti aparatinę įrangą, pvzamp„Intel Agilex 7“ įrenginio dizainas:
   • a. Prijunkite „Intel Agilex 7 F-Series Transceiver-SoC Development Kit“ prie pagrindinio kompiuterio.
   • b. Paleiskite „Clock Control“ programą, kuri yra kūrimo rinkinio dalis, ir nustatykite naujus dizaino, pvz., dažnius.ample. Toliau pateikiamas dažnio nustatymas programoje Clock Control:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT – nustatykite pll_ref_clk(1) reikšmę pagal savo dizaino reikalavimus.
   • c. Meniu Įrankiai spustelėkite Programuotojas.
   • d. Programuotoje spustelėkite Aparatūros sąranka.
   • e. Pasirinkite programavimo įrenginį.
   • f. Pasirinkite ir pridėkite „Intel Agilex 7 F-Series Transceiver-SoC“ kūrimo rinkinį, prie kurio gali prisijungti jūsų „Intel Quartus Prime“ sesija.
   • g. Įsitikinkite, kad režimas nustatytas į JTAG.
   • h. Pasirinkite Intel Agilex 7 įrenginį ir spustelėkite Pridėti įrenginį. Programuotojas rodo blokinę jungčių tarp įrenginių jūsų plokštėje schemą.
   • i. Eilėje su .sof pažymėkite .sof laukelį.
   • j. Pažymėkite langelį stulpelyje Programa/Konfigūruoti.
   • k. Spustelėkite Pradėti.

Susijusi informacija

• „Intel FPGA“ įrenginių programavimas 0 puslapyje
• Dizainų analizė ir derinimas naudojant sistemos konsolę
• „Intel Agilex 7 F-Series Transceiver-SoC“ kūrimo rinkinio vartotojo vadovas

Aparatūros dizaino testavimas Example
Sukūrę Interlaken (2-osios kartos) Intel FPGA IP pagrindinį dizainą, pvzample ir sukonfigūruoti įrenginį, galite naudoti sistemos konsolę IP branduoliui ir jo įterptiesiems PHY IP branduolių registrams programuoti.

Atlikite šiuos veiksmus, kad atidarytumėte sistemos konsolę ir patikrintumėte aparatinės įrangos dizainą, pvzampLe:

1. „Intel Quartus Prime Pro Edition“ programinės įrangos meniu Įrankiai spustelėkite Sistemos derinimo įrankiai ➤ Sistemos konsolė.
2. Pakeiskite įample_installation_dir>example_design/ hwtest katalogas.
3. Norėdami atidaryti ryšį su JTAG master, įveskite šią komandą: source sysconsole_testbench.tcl
4. Galite įjungti vidinį nuoseklųjį grįžtamojo ryšio režimą naudodami tokį dizainą, pvzample komandos:
   • a. stat: spausdina bendrą būsenos informaciją.
   • b. sys_reset: iš naujo nustato sistemą.
   • c. loop_on: įjungia vidinį nuoseklųjį atgalinį ryšį.
   • d. paleisti_example_design: Vykdo dizainą, pvzample.
   • Pastaba: Prieš run_ex turite paleisti komandą loop_onample_design komanda. Run_example_design paleidžia šias komandas iš eilės: sys_reset->stat->gen_on->stat->gen_off.
   • Pastaba: Kai pasirenkate parinktį Įgalinti adaptacijos įkėlimo minkštąjį IP, run_example_design komanda atlieka pradinį pritaikymo kalibravimą RX pusėje, vykdydama komandą run_load_PMA_configuration.
5. Galite išjungti vidinį nuoseklųjį grįžtamojo ryšio režimą naudodami tokį dizainą, pvzample komanda:
   • a. loop_off: išjungia vidinį nuoseklųjį atgalinį ryšį.
6. Galite užprogramuoti IP šerdį naudodami tokį papildomą dizainą, pvzample komandos:
   • a. gen_on: įjungia paketų generatorių.
   • b. gen_off: išjungia paketų generatorių.
   • c. run_test_loop: Vykdo testą kartų E-tile NRZ ir PAM4 variantams.
   • d. clear_err: išvalo visus klaidos bitus.
   • e. set_test_mode : nustato bandymą, kad jis būtų paleistas konkrečiu režimu.
   • f. get_test_mode: spausdina dabartinį bandymo režimą.
   • g. set_burst_size : nustato serijos dydį baitais.
   • h. get_burst_size: spausdina serijos dydžio informaciją.

Sėkmingas bandymas išspausdina pranešimą HW_TEST:PASS. Žemiau pateikiami testavimo kriterijai:

• CRC32, CRC24 ir tikrintuvo klaidų nėra.
• Perduoti SOP ir EOP turi atitikti gautus.

Šie sampišvestis iliustruoja sėkmingą bandomąjį paleidimą Interlaken režimu:

Sėkmingas bandymas išspausdina pranešimą HW_TEST : PASS. Žemiau pateikiami testavimo kriterijai:

• CRC32, CRC24 ir tikrintuvo klaidų nėra.
• Perduoti SOP ir EOP turi atitikti gautus.

Šie sampišvestis iliustruoja sėkmingą bandomąjį paleidimą Interlaken Lookaside režimu:

Dizainas Pvzample Aprašymas

Dizainas, pvzample demonstruoja Interlaken IP branduolio funkcijas.

Susijusi informacija
Interlaken (2-osios kartos) FPGA IP vartotojo vadovas

Dizainas Pvzample Elgesys
Norėdami išbandyti dizainą aparatinėje įrangoje, sistemos konsolėje įveskite šias komandas:

1. Gaukite sąrankos šaltinį file:
   • % šaltinisample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
2. Vykdykite testą:
   • % run_example_design
3. „Interlaken“ (2-osios kartos) techninės įrangos dizainas, pvzample atlieka šiuos veiksmus:
   • a. Iš naujo nustato Interlaken (2-osios kartos) IP.
   • b. Konfigūruoja Interlaken (2-osios kartos) IP vidinės atgalinės linijos režimu.
   • c. Siunčia Interlaken paketų srautą su iš anksto nustatytais naudingais duomenimis į IP branduolio TX vartotojo duomenų perdavimo sąsają.
   • d. Tikrina gautus paketus ir praneša apie būseną. Paketų tikrintuvas, įtrauktas į techninės įrangos dizainą, pvzample suteikia šias pagrindines paketų tikrinimo galimybes:
     • Patikrina, ar teisinga perduotų paketų seka.
     • Patikrina, ar gauti duomenys atitinka laukiamas reikšmes, užtikrinant, kad paketo pradžios (SOP) ir paketo pabaigos (EOP) skaičiai būtų suderinti, kol duomenys perduodami ir priimami.

Sąsajos signalai
5 lentelė. Dizainas Pvzample Interface Signals

Uosto pavadinimas	Kryptis	Plotis (bitai)	Aprašymas
mgmt_clk	Įvestis	1	Sistemos laikrodžio įvestis. Laikrodžio dažnis turi būti 100 MHz.
pll_ref_clk / pll_ref_clk[1:0](2)	Įvestis	1/2	Siųstuvo-imtuvo atskaitos laikrodis. Varo RX CDR PLL.
tęsėsi…

Uosto pavadinimas	Kryptis	Plotis (bitai)	Aprašymas
			pll_ref_clk[1] pasiekiamas tik įjungus Nenaudotą saugoti Pastaba: siųstuvo-imtuvo kanalai, skirti PAM4 parametras E-tile PAM4 režimo IP variacijose.
rx_pin	Įvestis	Juostų skaičius	Imtuvo SERDES duomenų kaištis.
tx_pin	Išvestis	Juostų skaičius	Perduoti SERDES duomenų PIN kodą.
rx_pin_n	Įvestis	Juostų skaičius	Imtuvo SERDES duomenų kaištis. Šis signalas pasiekiamas tik E-tile PAM4 režimo įrenginių variantuose.
tx_pin_n	Išvestis	Juostų skaičius	Perduoti SERDES duomenų PIN kodą. Šis signalas pasiekiamas tik E-tile PAM4 režimo įrenginių variantuose.
mac_clk_pll_ref	Įvestis	1	Šis signalas turi būti valdomas PLL ir turi naudoti tą patį laikrodžio šaltinį, kuris valdo pll_ref_clk. Šis signalas pasiekiamas tik E-tile PAM4 režimo įrenginių variantuose.
usr_pb_reset_n	Įvestis	1	Sistemos atstatymas.

Susijusi informacija
Sąsajos signalai

Registruotis Žemėlapis
Pastaba: • Dizainas PvzampRegistro adresas prasideda 0x20**, o Interlaken IP pagrindinio registro adresas prasideda 0x10**.

• Prieigos kodas: RO – tik skaitymas ir RW ​​– skaitymas/rašymas.
• Sistemos konsolė nuskaito dizainą example registruoja ir ekrane praneša apie bandymo būseną.

6 lentelė. Dizainas Pvzample Registruokis žemėlapis Interlaken Design Example

Užskaita	Vardas	Prieiga	Aprašymas
8 val	Rezervuota
8 val	Rezervuota
8 val	Sistemos PLL nustatymas iš naujo	RO	Šie bitai nurodo sistemos PLL atkūrimo užklausą ir įgalinimo reikšmę: • Bitas [0] – sys_pll_rst_req • Bitas [1] – sys_pll_rst_en
8 val	RX juosta suderinta	RO	Nurodo RX juostos išlygiavimą.
8 val	WORD užrakintas	RO	[NUM_LANES–1:0] – žodžio (bloko) ribų identifikavimas.
tęsėsi…

Kai PAM4 parametrui įgalinate išsaugoti nepanaudotus siųstuvo-imtuvo kanalus, pridedamas papildomas atskaitos laikrodžio prievadas, kad būtų išsaugotas nepanaudotas PAM4 pagalbinis kanalas.

Užskaita	Vardas	Prieiga	Aprašymas
8 val	Sinchronizavimas užrakintas	RO	[NUM_LANES–1:0] – metakadrų sinchronizavimas.
8 – 06 val	CRC32 klaidų skaičius	RO	Nurodo CRC32 klaidų skaičių.
8'h0A	CRC24 klaidų skaičius	RO	Nurodo CRC24 klaidų skaičių.
8'h0B	Perpildymo/perpildymo signalas	RO	Šie bitai nurodo: • Bitas [3] – TX nepakankamo srauto signalas • Bitas [2] – TX perpildymo signalas • Bitas [1] – RX perpildymo signalas
8'h0C	SOP skaičius	RO	Nurodo SOP numerį.
8'h0D	EOP skaičius	RO	Nurodo EOP numerį
8'h0E	Klaidų skaičius	RO	Nurodo šių klaidų skaičių: • Praradimas išlygiuoti juostas • Neteisėtas kontrolinis žodis • Neteisėtas kadravimo raštas • Trūksta SOP arba EOP indikatoriaus
8'h0F	send_data_mm_clk	RW	Parašykite 1 į bitą [0], kad įjungtumėte generatoriaus signalą.
8 val	Tikrinimo klaida		Nurodo tikrintuvo klaidą. (SOP duomenų klaida, kanalo numerio klaida ir PLD duomenų klaida)
8 val	Sistemos PLL užraktas	RO	Bitas [0] rodo PLL užrakto indikaciją.
8 val	TX SOP skaičius	RO	Nurodo paketų generatoriaus sugeneruotų SOP skaičių.
8 val	TX EOP skaičius	RO	Nurodo paketų generatoriaus sugeneruotų EOP skaičių.
8 val	Nuolatinis paketas	RW	Parašykite 1 į bitą [0], kad įjungtumėte tęstinį paketą.
8 val	ECC klaidų skaičius	RO	Nurodo ECC klaidų skaičių.
8 val	ECC ištaisytas klaidų skaičius	RO	Nurodo ištaisytų ECC klaidų skaičių.

Dizainas Pvzample Registruokis Žemėlapį Interlaken Išvaizdos dizainas Example
Naudokite šį registro žemėlapį kurdami dizainą, pvzample su įjungtu parametru Enable Interlaken Look-aside mode.

Užskaita	Vardas	Prieiga	Aprašymas
8 val	Rezervuota
8 val	Skaitiklio atstatymas	RO	Parašykite 1 į bitą [0], kad išvalytumėte TX ir RX skaitiklio bitus.
8 val	Sistemos PLL nustatymas iš naujo	RO	Šie bitai nurodo sistemos PLL atkūrimo užklausą ir įgalinimo reikšmę: • Bitas [0] – sys_pll_rst_req • Bitas [1] – sys_pll_rst_en
8 val	RX juosta suderinta	RO	Nurodo RX juostos išlygiavimą.
8 val	WORD užrakintas	RO	[NUM_LANES–1:0] – žodžio (bloko) ribų identifikavimas.
8 val	Sinchronizavimas užrakintas	RO	[NUM_LANES–1:0] – metakadrų sinchronizavimas.
8 – 06 val	CRC32 klaidų skaičius	RO	Nurodo CRC32 klaidų skaičių.
8'h0A	CRC24 klaidų skaičius	RO	Nurodo CRC24 klaidų skaičių.
tęsėsi…

Užskaita	Vardas	Prieiga	Aprašymas
8'h0B	Rezervuota
8'h0C	SOP skaičius	RO	Nurodo SOP numerį.
8'h0D	EOP skaičius	RO	Nurodo EOP numerį
8'h0E	Klaidų skaičius	RO	Nurodo šių klaidų skaičių: • Praradimas išlygiuoti juostas • Neteisėtas kontrolinis žodis • Neteisėtas kadravimo raštas • Trūksta SOP arba EOP indikatoriaus
8'h0F	send_data_mm_clk	RW	Parašykite 1 į bitą [0], kad įjungtumėte generatoriaus signalą.
8 val	Tikrinimo klaida	RO	Nurodo tikrintuvo klaidą. (SOP duomenų klaida, kanalo numerio klaida ir PLD duomenų klaida)
8 val	Sistemos PLL užraktas	RO	Bitas [0] rodo PLL užrakto indikaciją.
8 val	Latencijos skaičius	RO	Nurodo delsos skaičių.
8 val	TX SOP skaičius	RO	Nurodo paketų generatoriaus sugeneruotų SOP skaičių.
8 val	TX EOP skaičius	RO	Nurodo paketų generatoriaus sugeneruotų EOP skaičių.
8 val	Nuolatinis paketas	RO	Parašykite 1 į bitą [0], kad įjungtumėte tęstinį paketą.
8 val	TX ir RX skaitiklis yra lygus	RW	Nurodo, kad TX ir RX skaitiklis yra lygūs.
8 val	Įgalinti delsą	WO	Parašykite 1 į bitą [0], kad įgalintumėte delsos matavimą.
8 val	Latencija paruošta	RO	Nurodo, kad delsos matavimas paruoštas.

„Interlaken“ (2-osios kartos) „Intel Agilex 7 FPGA IP Design Example User Guide Archives

• Naujausias ir ankstesnes šio vartotojo vadovo versijas rasite Interlaken (2nd
• kartos) „Intel Agilex 7 FPGA IP Design Example Vartotojo vadovo HTML versija. Pasirinkite versiją ir spustelėkite Atsisiųsti. Jei IP arba programinės įrangos versijos sąraše nėra, taikomas ankstesnės IP arba programinės įrangos versijos vartotojo vadovas.
• IP versijos yra tokios pačios kaip „Intel Quartus Prime Design Suite“ programinės įrangos versijos iki v19.1. Iš Intel Quartus Prime Design Suite programinės įrangos 19.2 ar naujesnės versijos IP branduoliai turi naują IP versijų kūrimo schemą.

Dokumento peržiūros istorija, skirta Interlaken (2-oji karta) Intel Agilex 7 FPGA IP Design Example Vartotojo vadovas

Dokumento versija	Intel Quartus Prime versija	IP versija	Pakeitimai
2023.06.26	23.2	21.1.1	• Pridėtas VHDL palaikymas sintezei ir modeliavimo modeliui. • Atnaujintas gaminių šeimos pavadinimas į „Intel Agilex 7“.
2022.08.03	21.3	20.0.1	Pataisytas įrenginio OPN „Intel Agilex F-Series Transceiver-SoC Development Kit“.
2021.10.04	21.3	20.0.1	• Pridėtas QuestaSim simuliatoriaus palaikymas. • Panaikintas NCSim simuliatoriaus palaikymas.
2021.02.24	20.4	20.0.1	• Skiltyje pridėta informacija apie nenaudojamo PAM4 siųstuvo-imtuvo kanalo išsaugojimą: Aparatūros dizainas Example Komponentai. • Pridėtas pll_ref_clk[1] signalo aprašymas skyriuje: Sąsajos signalai.
2020.12.14	20.4	20.0.0	• Atnaujinta sampaparatūros bandymo išvestis Interlaken režimui ir Interlakeno žiūrėjimo režimui skyriuje Aparatūros dizaino testavimas Example. • Atnaujintas Interlakeno vaizdinio dizaino registro žemėlapis, pvzample skyriuje Registruotis Žemėlapis. • Skyriuje pridėtas sėkmingo aparatinės įrangos testavimo kriterijus Aparatūros dizaino testavimas Example.
2020.10.16	20.2	19.3.0	Pataisyta komanda, skirta atlikti pradinį pritaikymo kalibravimą RX pusėje Aparatūros dizaino testavimas Example skyrių.
2020.06.22	20.2	19.3.0	• Dizainas, pvzample galima naudoti Interlakeno režimu. • Projekto techninės įrangos testavimas, pvzample galima naudoti Intel Agilex įrenginių variantams. • Pridėta Pav.: Interlakeno (2-osios kartos) dizaino aukšto lygio blokinė diagrama, pvzample. • Atnaujinti šie skyriai: —   Aparatinės ir programinės įrangos reikalavimai —   Katalogo struktūra • Pakeisti šie skaičiai, įtraukiant su Interlakenu susijusį atnaujinimą: —   Paveikslas: Interlaken (2-osios kartos) aparatūros projektavimas, pvzample Aukšto lygio blokinė diagrama E-tile NRZ režimo variantams —   Paveikslas: Interlaken (2-osios kartos) aparatūros projektavimas, pvzample Aukšto lygio blokinė diagrama E-tile PAM4 režimo variantams • Atnaujinta Paveikslas: IP parametrų rengyklė.
tęsėsi…

Dokumento versija	Intel Quartus Prime versija	IP versija	Pakeitimai
			• Skiltyje pridėta informacija apie dažnio nustatymus laikrodžio valdymo programoje Kompiliavimas ir konfigūravimas dizaino Example aparatinėje įrangoje. • Tolesniuose skyriuose buvo pridėti Interlaken apžvalgos aikštelės bandomojo paleidimo išėjimai: —   Dizaino modeliavimas Example Testbench —   Aparatūros dizaino testavimas Example • Pridėta po naujų signalų Sąsajos signalai skyrius: - mgmt_clk - rx_pin_n - tx_pin_n - mac_clk_pll_ref • Pridėtas registro žemėlapis, skirtas Interlakeno dizaino, pvzampįeiti skyrius: Registruokitės Žemėlapis.
2019.09.30	19.3	19.2.1	Pašalintas clk100. „Mgmt_clk“ yra IO PLL atskaitos laikrodis: •    Paveikslas: Interlaken (2-osios kartos) aparatūros projektavimas, pvzample Aukšto lygio blokinė diagrama, skirta E-tile NRZ režimo variantams. •    Paveikslas: Interlaken (2-osios kartos) aparatūros projektavimas, pvzample Aukšto lygio blokinė diagrama, skirta E-tile PAM4 režimo variantams.
2019.07.01	19.2	19.2	Pradinis išleidimas.

„Interlaken“ (2-osios kartos) „Intel Agilex® 7 FPGA IP Design Example Vartotojo vadovas

Dokumentai / Ištekliai

Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example [pdfVartotojo vadovas Interlaken 2nd Generation Agilex 7 FPGA IP Design Example, Interlaken, 2-osios kartos „Agilex 7 FPGA IP Design Example, FPGA IP dizainas Example, IP dizainas Example, dizaino buvample

Nuorodos

• Vartotojo vadovas