intel AN 496 Korišćenje internog oscilatora IP Core

Korišćenje internog oscilatora IP jezgra

Podržani Intel® uređaji nude jedinstvenu funkciju internog oscilatora. Kao što je prikazano u dizajnu nprampKao što je opisano u ovoj napomeni o primeni, unutrašnji oscilatori predstavljaju odličan izbor za implementaciju dizajna koji zahtevaju taktiranje, čime se štedi prostor na ploči i troškovi povezani sa eksternim kola za taktiranje.

Povezane informacije

• Design Example za MAX® II
  • Pruža MAX® II dizajn files za ovu napomenu o primjeni (AN 496).
• Design Example za MAX® V
  • Pruža MAX® V dizajn files za ovu napomenu o primjeni (AN 496).
• Design Example za Intel MAX® 10
  • Pruža Intel MAX® 10 dizajn files za ovu napomenu o primjeni (AN 496).

Interni oscilatori

Većina dizajna zahtijeva sat za normalan rad. Možete koristiti IP jezgro internog oscilatora za izvor takta u korisničkom dizajnu ili u svrhe otklanjanja grešaka. Sa internim oscilatorom, podržani Intel uređaji ne zahtevaju eksterno kolo za taktiranje. Za nprampDakle, možete koristiti interni oscilator da ispunite zahtjeve takta LCD kontrolera, kontrolera sabirnice za upravljanje sistemom (SMBus) ili bilo kojeg drugog protokola za povezivanje, ili da implementirate modulator širine impulsa. Ovo pomaže minimizirati broj komponenti, prostor na ploči i smanjuje ukupne troškove sistema. Možete instancirati interni oscilator bez instanciranja korisničke fleš memorije (UFM) korišćenjem podržanog IP jezgra oscilatora Intel uređaja u softveru Intel Quartus® Prime za MAX® II i MAX V uređaje. Za Intel MAX 10 uređaje, oscilatori su odvojeni od UFM. Izlazna frekvencija oscilatora, osc, je jedna četvrtina nepodijeljene frekvencije internog oscilatora.

Frekvencijski opseg za podržane Intel uređaje

Uređaji	Izlazni sat iz internog oscilatora (1) (MHz)
MAX II	3.3 – 5.5
MAX V	3.9 – 5.3
Intel MAX 10	55 – 116 (2), 35 – 77 (3)

1. Izlazni port za IP jezgro internog oscilatora je osc u MAX II i MAX V uređajima, a clkout u svim ostalim podržanim uređajima.

Uređaji	Izlazni sat iz internog oscilatora (1) (MHz)
Cyclone® III (4)	80 (max)
Ciklon IV	80 (max)
Ciklon V	100 (max)
Intel Cyclone 10 GX	100 (max)
Intel Cyclone 10 LP	80 (max)
Arria® II GX	100 (max)
Arria V	100 (max)
Intel Arria 10	100 (max)
Stratix® V	100 (max)
Intel Stratix 10	170 – 230

1. Izlazni port za IP jezgro internog oscilatora je osc u MAX II i MAX V uređajima, a clkout u svim ostalim podržanim uređajima.
2. Za 10M02, 10M04, 10M08, 10M16 i 10M25.
3. Za 10M40 i 10M50.
4. Podržano u softveru Intel Quartus Prime verzija 13.1 i ranije.

Interni oscilator kao dio UFM za MAX II i MAX V uređaje

Interni oscilator je dio Programa Erase Control bloka, koji kontrolira programiranje i brisanje UFM-a. Registar podataka sadrži podatke koji se šalju ili preuzimaju iz UFM-a. Adresni registar sadrži adresu sa koje se podaci preuzimaju ili adresu na koju se podaci upisuju. Interni oscilator za UFM blok je omogućen kada se izvršavaju operacije ERASE, PROGRAM i READ.

Pin Opis za IP jezgro unutrašnjeg oscilatora

Signal	Opis
oscena	Koristite da omogućite interni oscilator. Input high za aktiviranje oscilatora.
osc/clkout (5)	Izlaz internog oscilatora.

Korištenje internog oscilatora u MAX II i MAX V uređajima

Interni oscilator ima jedan ulaz, oscena, i jedan izlaz, osc. Da biste aktivirali interni oscilator, koristite oscena. Kada je aktiviran, na izlazu je dostupan sat sa frekvencijom. Ako je oscena smanjena, izlaz internog oscilatora je konstantno visok.

Za instanciranje internog oscilatora, slijedite ove korake

1. U meniju Alati softvera Intel Quartus Prime kliknite na IP Katalog.
2. U kategoriji Biblioteka proširite Osnovne funkcije i I/O.
3. Odaberite MAX II/MAX V oscilator i nakon što kliknete na Dodaj, pojavljuje se uređivač IP parametara. Sada možete odabrati izlaznu frekvenciju oscilatora.
4. U bibliotekama simulacija, model fileovi koji moraju biti uključeni su navedeni. Kliknite na Next.
5. Odaberite files koje treba kreirati. Kliknite na Završi. Odabrano files se kreiraju i njima se može pristupiti iz izlaza file folder. Nakon što se instancijski kod doda u file, ulaz oscena mora biti napravljen kao žica i dodijeljen kao logička vrijednost “1” da bi se oscilator omogućio.

Korištenje internog oscilatora u svim podržanim uređajima (osim MAX II i MAX V uređaja)

Interni oscilator ima jedan ulaz, oscena, i jedan izlaz, osc. Da biste aktivirali interni oscilator, koristite oscena. Kada je aktiviran, na izlazu je dostupan sat sa frekvencijom. Ako je oscena smanjena, izlaz internog oscilatora je konstantno nizak.

Za instanciranje internog oscilatora, slijedite ove korake

1. U meniju Alati softvera Intel Quartus Prime kliknite na IP Katalog.
2. U kategoriji Biblioteka proširite Osnovne funkcije i programiranje konfiguracije.
3. Odaberite interni oscilator (ili Intel FPGA S10 konfiguracijski sat za Intel Stratix 10 uređaje) i nakon što kliknete na Dodaj, pojavljuje se uređivač IP parametara.
4. U dijaloškom okviru Nova IP instanca:
   • Postavite naziv najvišeg nivoa svoje IP adrese.
   • Odaberite porodicu uređaja.
   • Odaberite uređaj.
5. Kliknite OK.
6. Da biste generisali HDL, kliknite Generiraj HDL.
7. Pritisnite Generiraj.

Odabrano files se kreiraju i njima se može pristupiti iz izlaza file folder kao što je navedeno u izlaznoj putanji direktorija. Nakon što se instancijski kod doda u file, ulaz oscena mora biti napravljen kao žica i dodijeljen kao logička vrijednost “1” da bi se oscilator omogućio.

Implementacija

Možete implementirati ove dizajne nprampsa MAX II, MAX V i Intel MAX 10 uređajima, od kojih svi imaju funkciju internog oscilatora. Implementacija uključuje demonstraciju funkcije internog oscilatora dodjeljivanjem izlaza oscilatora brojaču i pokretanjem I/O (GPIO) pinova na MAX II, MAX V i Intel MAX 10 uređajima.

Design Example 1: Ciljanje na MDN-82 demo ploču (MAX II uređaji)

Design ExampLe 1 je napravljen da pokreće LED diode kako bi stvorio efekat skrolovanja, čime se demonstrira interni oscilator pomoću MDN-82 demo ploče.

EPM240G Dodjela pinova za dizajn Example 1 Korišćenje demo ploče MDN-82

EPM240G Dodjela pinova
Signal	Pin	Signal	Pin
d2	pin 69	d3	pin 40
d5	pin 71	d6	pin 75
d8	pin 73	d10	pin 73
d11	pin 75	d12	pin 71
d4_1	pin 85	d4_2	pin 69
d7_1	pin 87	d7_2	pin 88
d9_1	pin 89	d9_2	pin 90
sw9	pin 82	—	—

Dodijelite neiskorištene pinove kao ulaz tri-naveden u softveru Intel Quartus Prime.

Da biste demonstrirali ovaj dizajn na MDN-B2 demo ploči, slijedite ove korake

1. Uključite napajanje demo ploče (pomoću kliznog prekidača SW1).
2. Preuzmite dizajn na MAX II CPLD putem JTAG zaglavlje JP5 na demo ploči i konvencionalni kabl za programiranje (Intel FPGA Parallel Port Cable ili Intel FPGA Download Cable). Držite SW4 na demo ploči pritisnut prije i za vrijeme početka procesa programiranja. Nakon što se završi, isključite napajanje i uklonite JTAG konektor.
3. Obratite pažnju na pomicanje LED dioda na crvenim i dvobojnim LED diodama. Pritiskom na SW9 na demo ploči onemogućavate interni oscilator i pomične LED diode će se zamrznuti na svojim trenutnim pozicijama.

Design Examplekcija 2: Ciljanje kompleta za razvoj uređaja MAX V

In Design ExampLe 2, izlazna frekvencija oscilatora se deli sa 221 pre taktiranja 2-bitnog brojača. Izlaz ovog 2-bitnog brojača se koristi za pokretanje LED dioda, čime se demonstrira interni oscilator na MAX V kompletu za razvoj uređaja.

5M570Z Dodjela pinova za dizajn Example 2 Korištenje kompleta za razvoj uređaja MAX V

5M570Z Dodjela pinova
Signal	Pin	Signal	Pin
pb0	M9	LED[0]	P4
osc	M4	LED[1]	R1
clk	P2	—	—

Da biste demonstrirali ovaj dizajn na razvojnom kompletu MAX V, slijedite ove korake

1. Uključite USB kabl u USB konektor da biste uključili uređaj.
2. Preuzmite dizajn na MAX V uređaj putem ugrađenog Intel FPGA kabla za preuzimanje.
3. Obratite pažnju na trepćuće LED diode (LED[0] i LED[1]). Pritiskom na pb0 na demo ploči onemogućavate interni oscilator i trepćuće LED diode će se zamrznuti u svom trenutnom stanju.

Istorija revizije dokumenta za AN 496: Korišćenje internog oscilatora IP jezgra

Datum	Verzija	Promjene
novembar 2017	2017.11.06	Dodata podrška za sljedeće uređaje: Ciklon III Ciklon IV Ciklon V Intel Cyclone 10 GX Intel Cyclone 10 LP Arria II GX Arria V Intel Arria 10 Stratix V Intel Stratix 10 Promijenjen naslov dokumenta iz Korištenje internog oscilatora u Altera MAX seriji to Korišćenje internog oscilatora IP jezgra da biste uključili druge podržane uređaje. Rebrendiran u Intel.
novembar 2014	2014.11.04	Ažurirana je frekvencija za nepodijeljeni interni oscilator i izlazni sat iz vrijednosti frekvencije internog oscilatora za MAX 10 uređaja u tabeli Frekvencijski raspon za podržane Altera uređaje.
septembar 2014	2014.09.22	Dodano MAX 10 uređaja.
januara 2011	2.0	Ažurirano da uključuje MAX V uređaja.
decembar 2007	1.0	Prvo izdanje.

ID: 683653
verzija: 2017.11.06

Dokumenti / Resursi

intel AN 496 Korišćenje internog oscilatora IP Core [pdfUpute AN 496 korištenje IP jezgra internog oscilatora, AN 496, korištenje IP jezgre internog oscilatora, IP jezgra internog oscilatora, IP jezgra oscilatora, IP jezgra, jezgra

Reference

• Uputstvo za upotrebu