Interfejsy pamięci zewnętrznej Intel Stratix 10 FPGA IP Design Example

Projekt Example Skrócona instrukcja obsługi dla zewnętrznych interfejsów pamięci Intel® Stratix® 10 FPGA IP

Nowy interfejs i bardziej zautomatyzowany projekt, npampplik flow jest dostępny dla zewnętrznych interfejsów pamięci Intel® Stratix® 10. Byłyample Zakładka Designs w edytorze parametrów pozwala na określenie tworzenia syntezy i symulacji file zestawy, których można użyć do sprawdzenia poprawności adresu IP EMIF. Możesz wygenerować exampzaprojektuj plik specjalnie dla zestawu programistycznego Intel FPGA lub dowolnego generowanego adresu IP EMIF.

Rysunek 1. Ogólny projekt ExampPrzepływy pracy

Rysunek 2. Generowanie EMIF Example Design z zestawem deweloperskim Intel Stratix 10

Tworzenie projektu EMIF

W przypadku oprogramowania Intel Quartus® Prime w wersji 17.1 i nowszych należy utworzyć projekt Intel Quartus Prime przed wygenerowaniem adresu IP EMIF i projektu example.

1. Uruchom oprogramowanie Intel Quartus Prime i wybierz File ➤ Kreator nowego projektu. Kliknij Następny.
2. Określ katalog i nme dla projektu, który chcesz utworzyć. Kliknij Następny.
3. Sprawdź, czy wybrano opcję Pusty projekt. Kliknij przycisk Dalej dwa razy.
4. W obszarze Filtr nazw wpisz numer katalogowy urządzenia.
5. W obszarze Dostępne urządzenia wybierz odpowiednie urządzenie.
6. Kliknij Zakończ.

Generowanie i konfigurowanie adresu IP EMIF

Poniższe kroki ilustrują sposób generowania i konfigurowania adresu IP EMIF. Ten przewodnik tworzy interfejs DDR4, ale kroki są podobne w przypadku innych protokołów.

1. W oknie Katalog IP wybierz Interfejsy pamięci zewnętrznej Intel Stratix 10. (Jeśli okno Katalog IP nie jest widoczne, wybierz View ➤ Narzędzie Windows ➤ Katalog IP.)
2. W Edytorze parametrów IP podaj nazwę jednostki dla adresu IP EMIF (nazwa, którą tu podasz, stanie się nazwą file nazwę dla adresu IP) i podaj katalog. Kliknij Utwórz.
3. Edytor parametrów ma wiele kart, na których należy skonfigurować parametry, aby odzwierciedlić implementację EMIF:

Wskazówki dotyczące edytora parametrów Intel Stratix 10 EMIF

Tabela 1. Wytyczne dotyczące edytora parametrów EMIF

Zakładka Edytor parametrów	Wytyczne
Ogólny	Upewnij się, że następujące parametry zostały wprowadzone poprawnie: • Stopień prędkości urządzenia. • Częstotliwość zegara pamięci. • Częstotliwość zegara odniesienia PLL.
Pamięć	• Zapoznaj się z arkuszem danych urządzenia pamięci, aby wprowadzić parametry na Pamięć patka. • Powinieneś również wprowadzić określoną lokalizację dla pinu ALERT#. (Dotyczy tylko protokołu pamięci DDR4.)
Pamięć Wejście/Wyjście	• Do wstępnego badania projektu możesz użyć domyślnych ustawień w We/wy pamięci patka. • W celu zaawansowanej walidacji projektu należy przeprowadzić symulację płytki w celu uzyskania optymalnych ustawień zakończeń.
Wejście/wyjście FPGA	• Do wstępnego badania projektu możesz użyć domyślnych ustawień w Wejście/wyjście FPGA patka. • W celu zaawansowanej walidacji projektu należy przeprowadzić symulację płytki z powiązanymi modelami IBIS, aby wybrać odpowiednie standardy I/O.
Czas pamięci	• Do wstępnego badania projektu możesz użyć domyślnych ustawień w Czas pamięci patka. • W celu zaawansowanej walidacji projektu należy wprowadzić parametry zgodnie z arkuszem danych urządzenia pamięci.
Tablica	• Do wstępnego badania projektu możesz użyć domyślnych ustawień w Tablica patka. • W celu zaawansowanej walidacji projektu i dokładnego domknięcia synchronizacji należy przeprowadzić symulację płytki w celu uzyskania dokładnych informacji o interferencji międzysymbolowej (ISI)/przesłuchu oraz skosie płytki i pakietu, a następnie wprowadzić je do Tablica patka.
Kontroler	Ustaw parametry kontrolera zgodnie z pożądaną konfiguracją i zachowaniem kontrolera pamięci.
Diagnostyka	Możesz użyć parametrów na Diagnostyka tab, aby pomóc w testowaniu i debugowaniu interfejsu pamięci.
Exampprojekty	Ten Exampprojekty zakładka pozwala generować projekt npamppliki do syntezy i symulacji. Wygenerowany projekt npample to kompletny system EMIF składający się z adresu IP EMIF i sterownika, który generuje losowy ruch w celu sprawdzenia poprawności interfejsu pamięci.

Aby uzyskać szczegółowe informacje na temat poszczególnych parametrów, zapoznaj się z odpowiednim rozdziałem dotyczącym protokołu pamięci w Podręczniku użytkownika Intel Stratix 10 External Memory Interfaces IP User Guide.

Generowanie syntezowalnego projektu EMIF Example

W przypadku zestawu deweloperskiego Intel Stratix 10 wystarczy pozostawić większość ustawień Intel Stratix 10 EMIF IP na wartościach domyślnych. Aby wygenerować możliwy do syntezy projekt, npample, wykonaj następujące kroki:

1. Na karcie Diagnostyka włącz narzędzia EMIF Debug Toolkit/On-Chip Debug Port oraz In-System-Sources-and-Probes, aby zapewnić dostęp do dostępnych funkcji debugowania.
2. Na Example Designs, upewnij się, że pole Synthesis jest zaznaczone.
3. Skonfiguruj adres IP EMIF i kliknij Generuj Example Projekt w prawym górnym rogu okna.
4. Określ katalog dla projektu EMIF, npampplik i kliknij OK. Udana generacja projektu EMIF npample tworzy następujące fileustawić w katalogu qii.

Rysunek 3. Wygenerowany syntezowalny projekt Npample File Struktura

Uwaga: Jeśli nie zaznaczysz pola wyboru Symulacja lub Synteza, katalog docelowy będzie zawierał projekt Platform Designer files, które nie są bezpośrednio kompilowane przez oprogramowanie Intel Quartus Prime, ale mogą viewedytowane lub edytowane w Projektancie platformy. W tej sytuacji możesz uruchomić następujące polecenia, aby wygenerować syntezę i symulację file zestawy.

• Aby utworzyć projekt, który można skompilować, należy uruchomić skrypt quartus_sh -t make_qii_design.tcl w katalogu docelowym.
• Aby utworzyć projekt symulacji, należy uruchomić skrypt quartus_sh -t make_sim_design.tcl w katalogu docelowym.

Informacje powiązane

• Synteza Npample Projekt na stronie 19
• Opisy parametrów Intel Stratix 10 EMIF IP dla DDR3
• Opisy parametrów Intel Stratix 10 EMIF IP dla DDR4
• Opisy parametrów Intel Stratix 10 EMIF IP dla QDRII/II+/Xtreme
• Opisy parametrów Intel Stratix 10 EMIF IP dla QDR-IV
• Opisy parametrów Intel Stratix 10 EMIF IP dla RLDRAM 3

Generowanie projektu EMIF Example dla symulacji
W przypadku zestawu deweloperskiego Intel Stratix 10 wystarczy pozostawić większość ustawień Intel Stratix 10 EMIF IP na wartościach domyślnych. Aby wygenerować projekt npampdla
symulacji, wykonaj następujące kroki:

1. Na karcie Diagnostyka można wybrać jeden z dwóch trybów kalibracji: pomijanie kalibracji i pełna kalibracja. (Szczegółowe informacje na temat tych trybów znajdują się w sekcji Implementacja symulacji i sprzętu w dalszej części tego rozdziału). Aby skrócić czas symulacji, wybierz opcję Abstract PHY w celu przeprowadzenia szybkiej symulacji.
2. Na Example Projekty, upewnij się, że pole Symulacja jest zaznaczone. Wybierz również wymagany format Simulation HDL, Verilog lub VHDL.
3. Skonfiguruj adres IP EMIF i kliknij Generuj Example Projekt w prawym górnym rogu okna.
4. Określ katalog dla projektu EMIF, npampplik i kliknij OK.

Udana generacja projektu EMIF npample tworzy wiele file zestawy dla różnych obsługiwanych symulatorów, w katalogu sim/ed_sim.

Rysunek 4. Wygenerowany projekt symulacji Przample File Struktura

Notatka: Jeśli nie zaznaczysz pola wyboru Symulacja lub Synteza, katalog docelowy będzie zawierał projekt Platform Designer files, które nie są bezpośrednio kompilowane przez oprogramowanie Intel Quartus Prime, ale mogą viewedytowane lub edytowane w Projektancie platformy. W tej sytuacji możesz uruchomić następujące polecenia, aby wygenerować syntezę i symulację file zestawy.

• Aby utworzyć projekt, który można skompilować, należy uruchomić skrypt quartus_sh -t make_qii_design.tcl w katalogu docelowym.
• Aby utworzyć projekt symulacji, należy uruchomić skrypt quartus_sh -t make_sim_design.tcl w katalogu docelowym.

Informacje powiązane
• Symulacja Npample Projektowanie włączone
• Intel Stratix 10 EMIF IP — symulacja adresu IP pamięci
• Symulacja kontra implementacja sprzętowa wł

Symulacja a implementacja sprzętowa
W przypadku symulacji interfejsu pamięci zewnętrznej można wybrać pominięcie kalibracji lub pełną kalibrację na karcie Diagnostyka podczas generowania adresu IP.
Modele symulacyjne EMIF
W tej tabeli porównano charakterystykę modeli kalibracji pominięcia i pełnej kalibracji.

Tabela 2. Modele symulacji EMIF: kalibracja z pominięciem a pełna kalibracja

Pomiń kalibrację	Pełna kalibracja
Symulacja na poziomie systemu skupiająca się na logice użytkownika.	Symulacja interfejsu pamięci skupiająca się na kalibracji.
Szczegóły kalibracji nie są rejestrowane.	Przechwytuje wszystkie stages kalibracji.
Posiada zdolność do przechowywania i pobierania danych.	Obejmuje poziomowanie, prostowanie na bit itp.
Reprezentuje dokładną wydajność.
Nie uwzględnia pochylenia planszy.

Symulacja RTL a implementacja sprzętowa

Ta tabela przedstawia kluczowe różnice między symulacją EMIF a implementacją sprzętową.

Tabela 3. Symulacja EMIF RTL a implementacja sprzętowa

Symulacja RTL	Implementacja sprzętowa
Kod inicjalizacji i kalibracji Nios® jest wykonywany równolegle.	Kod inicjalizacji i kalibracji Nios jest wykonywany sekwencyjnie.
Interfejsy zapewniają jednocześnie sygnał sygnału cal_done w symulacji.	Operacje instalatora określają kolejność kalibracji, a interfejsy nie potwierdzają jednocześnie cal_done.

Powinieneś uruchomić symulacje RTL w oparciu o wzorce ruchu dla aplikacji twojego projektu. Należy zauważyć, że symulacja RTL nie modeluje opóźnień śledzenia PCB, co może powodować rozbieżności w opóźnieniu między symulacją RTL a implementacją sprzętową.

Symulacja IP interfejsu pamięci zewnętrznej za pomocą ModelSim

Ta procedura pokazuje, jak symulować projekt EMIF, npample.

1. Uruchom oprogramowanie Mentor Graphics* ModelSim i wybierz File ➤ Zmień katalog. Przejdź do katalogu sim/ed_sim/mentor w wygenerowanym projekcie, npampfolder plików.
2. Sprawdź, czy okno Transkrypcja jest wyświetlane u dołu ekranu. Jeśli okno Transkrypcja nie jest widoczne, wyświetl je, klikając View ➤ Transkrypcja.
3. W oknie Transcript uruchom source msim_setup.tcl.
4. Po zakończeniu działania źródła msim_setup.tcl uruchom ld_debug w oknie transkrypcji.
5. Po zakończeniu działania ld_debug sprawdź, czy zostało wyświetlone okno Obiekty. Jeśli okno Obiekty nie jest widoczne, wyświetl je, klikając View ➤ Przedmioty.
6. W oknie Obiekty wybierz sygnały, które chcesz symulować, klikając prawym przyciskiem myszy i wybierając opcję Dodaj falę.
7. Po zakończeniu wybierania sygnałów do symulacji wykonaj run -all w oknie VTranscript. Symulacja trwa do momentu jej zakończenia.
8. Jeśli symulacja nie jest widoczna, kliknij View ➤ Fala.

Informacje powiązane
Intel Stratix 10 EMIF IP — symulacja adresu IP pamięci

Rozmieszczenie pinów dla Intel Stratix 10 EMIF IP

Ten temat zawiera wskazówki dotyczące umieszczania sworzni.

Nadview

Układy FPGA Intel Stratix 10 mają następującą strukturę:

• Każde urządzenie zawiera od 2 do 3 kolumn I/O.
• Każda kolumna I/O zawiera do 12 banków I/O.
• Każdy bank I/O zawiera 4 linie.
• Każda linia zawiera 12 pinów we/wy ogólnego przeznaczenia (GPIO).

Ogólne wytyczne dotyczące pinów
Poniższe punkty zawierają ogólne wytyczne dotyczące pinów:

• Upewnij się, że styki dla danego interfejsu pamięci zewnętrznej znajdują się w jednej kolumnie we/wy.
• Interfejsy obejmujące wiele banków muszą spełniać następujące wymagania:
  • Banki muszą przylegać do siebie. Aby uzyskać informacje na temat sąsiednich banków, zapoznaj się z Podręcznikiem użytkownika Intel Stratix 10 External Memory Interfaces IP User Guide.
  • Adres i bank poleceń muszą znajdować się w banku centralnym, aby zminimalizować opóźnienie. Jeżeli interfejs pamięci wykorzystuje parzystą liczbę banków, adres i bank poleceń mogą znajdować się w jednym z dwóch banków centralnych.
• Nieużywane piny mogą być używane jako piny I/O ogólnego przeznaczenia.
• Wszystkie adresy i polecenia oraz powiązane piny muszą znajdować się w jednym banku.
• Kołki adresowe oraz polecenia i dane mogą współdzielić bank pod następującymi warunkami:
  • Piny adresowe, polecenia i dane nie mogą współdzielić linii wejścia/wyjścia.
  • Tylko niewykorzystana linia we/wy w banku adresów i poleceń może być używana jako piny danych.

Tabela 4. Ogólne ograniczenia sworznia

Typ sygnału	Ograniczenie
Stroboskop danych	Wszystkie sygnały należące do grupy DQ muszą znajdować się na tej samej linii I/O.
Dane	Powiązane piny DQ muszą znajdować się na tej samej linii I/O. W przypadku protokołów, które nie obsługują dwukierunkowych linii danych, sygnały odczytu powinny być grupowane oddzielnie od sygnałów zapisu.
Adres i polecenie	Kołki adresu i polecenia muszą znajdować się w predefiniowanych miejscach w banku we/wy.

Sąsiednie Banki

Aby banki zostały uznane za sąsiadujące, muszą znajdować się w tej samej kolumnie we/wy. Aby określić, czy banki są sąsiadujące, zapoznaj się z sekcją Modułowe banki we/wy Lokalizacja i liczba styków w Stratix 10 Devices, która znajduje się w Stratix 10 General Purpose I / O
Instrukcja użytkownika.

Odnosząc się do tabel w Podręczniku użytkownika we/wy ogólnego przeznaczenia Stratix 10, można bezpiecznie założyć, że wszystkie pokazane banki sąsiadują ze sobą, chyba że występuje symbol „–”; symbol „–” oznacza, że ​​bank nie jest wystawiony na pakiet.
Przypisanie pinów

Aby określić położenie wszystkich styków wejścia/wyjścia EMIF, należy zapoznać się z tabelą styków dla danego urządzenia. Odnosząc się do tabeli pinów, podane są numery banków, indeksy banków I/O i nazwy pinów. Indeksy pinów dla adresów i pinów poleceń można znaleźć w tabeli schematów Stratix 10 znajdującej się na Intel FPGA webstrona. Przypisywanie pinów można wykonywać na różne sposoby. Zalecane podejście polega na ręcznym ograniczeniu niektórych sygnałów interfejsu i pozostawieniu Intel Quartus Prime Fitter do obsługi reszty. Ta metoda polega na zapoznaniu się z tabelami pinów w celu znalezienia prawidłowych pozycji dla niektórych pinów interfejsu i przypisaniu ich za pomocą pliku .qsf file generowany za pomocą projektu EMIF npample. W przypadku tej metody umieszczania wejść/wyjść należy ograniczyć następujące sygnały:

• CK0
• Jeden pin DQS na grupę
• Zegar odniesienia PLL
• RZQ

W oparciu o powyższe ograniczenia, Intel Quartus Prime Fitter w razie potrzeby obraca piny na każdym torze. Poniższy rysunek ilustruje exampplik przypisań pinów dla interfejsu DDR3 x72 z następującymi opcjami:

• Adres i pin poleceń są umieszczone w banku 2M i wymagają 3 linii.
  • CK0 jest ograniczone do styku 8 w banku 2M.
  • Kołki zegara odniesienia PLL są ograniczone do kołków 24 i 25 w banku 2M.
  • RZQ jest ograniczony do styku 26 w banku 2M.
• Dane są umieszczane w bankach 2N, 2M i 2L i wymagają 9 pasów.
  • Grupy DQS 1-4 są umieszczane w banku 2N.
  • Grupa DQS 0 jest umieszczona w banku 2M.
  • Grupy DQS 5-8 są umieszczane w banku 2L.

Rysunek 5. Przypisanie pinów Npampplik: Interfejs DDR3 x73

W tym byłymample, aby ograniczyć CK0 do pinu 8 w banku 2M, należy dodać następującą linię do pliku .qsf file, na podstawie odpowiedniej tabeli pinów:

Format powyższego przypisania pinów można zastosować do wszystkich pinów:

Informacje powiązane

• Modułowe banki we/wy w urządzeniach Intel Stratix 10
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP dla DDR4
• Intel Stratix 10 EMIF IP dla QDRII/II+/Xtreme
• Intel Stratix 10 EMIF IP dla QDR-IV
• Intel Stratix 10 EMIF IP dla RLDRAM 3

Kompilowanie i programowanie Intel Stratix 10 EMIF Design Example

Po dokonaniu niezbędnych przypisań pinów w pliku .qsf file, możesz skompilować projekt npample w oprogramowaniu Intel Quartus Prime.

1. Przejdź do folderu Intel Quartus Prime zawierającego projekt npampkatalog plików.
2. Otwórz projekt Intel Quartus Prime file, (.qpf).
3. Aby rozpocząć kompilację, kliknij Przetwarzanie ➤ Rozpocznij kompilację. Pomyślne zakończenie kompilacji generuje plik .sof file, co umożliwia uruchamianie projektu na sprzęcie.
4. Aby zaprogramować urządzenie za pomocą skompilowanego projektu, otwórz programator, klikając Narzędzia ➤ Programista.
5. W programatorze kliknij Auto Detect, aby wykryć obsługiwane urządzenia.
6. Wybierz urządzenie Intel Stratix 10, a następnie wybierz Zmień File.
7. Przejdź do wygenerowanego pliku ed_synth.sof file i wybierz Otwórz.
8. Kliknij Start, aby rozpocząć programowanie urządzenia Intel Stratix 10. Gdy urządzenie zostanie pomyślnie zaprogramowane, pasek postępu w prawym górnym rogu okna powinien wskazywać 100% (powodzenie).

Debugowanie Intel Stratix 10 EMIF Design Example
Dostępny jest zestaw narzędzi do debugowania EMIF, który pomaga w debugowaniu projektów interfejsów pamięci zewnętrznej. Zestaw narzędzi umożliwia wyświetlanie marginesów odczytu i zapisu oraz generowanie diagramów oczu. Po zaprogramowaniu zestawu rozwojowego Intel Stratix 10 możesz zweryfikować jego działanie za pomocą zestawu narzędzi EMIF Debug Toolkit.

1. Aby uruchomić EMIF Debug Toolkit, przejdź do Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
2. Kliknij Zainicjuj połączenia.
3. Kliknij Połącz projekt z urządzeniem. Pojawi się okno; sprawdź, czy wybrano właściwe urządzenie i czy właściwy plik .sof file jest zaznaczony.
4. Kliknij opcję Utwórz połączenie interfejsu pamięci. Zaakceptuj ustawienia domyślne, klikając OK.

Zestaw deweloperski Intel Stratix 10 jest teraz skonfigurowany do działania z zestawem narzędzi EMIF Debug Toolkit i można wygenerować dowolne z poniższych raportów, klikając dwukrotnie odpowiednią opcję:

• Ponownie uruchom kalibrację. Tworzy raport kalibracji podsumowujący status kalibracji dla grupy DQ/DQS wraz z marginesami dla każdego pinu DQ/DQS.
• Margines kierowcy. Tworzy raport podsumowujący marginesy odczytu i zapisu na pin we/wy. Różni się to od marginesów kalibracji, ponieważ marginesy kierowcy są rejestrowane podczas ruchu w trybie użytkownika, a nie podczas kalibracji
• Wygeneruj diagram oka. Generuje diagramy odczytu i zapisu oka dla każdego pinu DQ na podstawie wzorców danych kalibracyjnych.
• Kalibruj zakończenie. Przeszukuje różne wartości zakończenia i zgłasza marginesy zapewniane przez każdą wartość zakończenia. Użyj tej funkcji, aby wybrać optymalne zakończenie dla interfejsu pamięci.

Informacje powiązane
Debugowanie IP Intel Stratix 10 EMIF

Projekt Example Opis zewnętrznych interfejsów pamięci Intel Stratix 10 FPGA IP

Podczas parametryzacji i generowania adresu IP EMIF można określić, że system ma tworzyć katalogi do symulacji i syntezy file zestawy i wygenerować file ustawia się automatycznie. Jeśli wybierzesz Symulację lub Syntezę w Exampprojekt Files na Example Projekty, system tworzy pełną symulację file zestaw lub pełna synteza file ustawić zgodnie z Twoim wyborem.

Synteza Npampprojekt

Synteza npampProjekt pliku zawiera główne bloki pokazane na poniższym rysunku.

• Generator ruchu, który jest syntezowalnym Avalon®-MM exampsterownik plików, który implementuje pseudolosowy wzorzec odczytów i zapisów do sparametryzowanej liczby adresów. Generator ruchu monitoruje również dane odczytywane z pamięci, aby upewnić się, że są one zgodne z danymi zapisanymi iw przeciwnym razie zgłasza awarię.
• Instancja interfejsu pamięci, która obejmuje:
  • Kontroler pamięci, który pośredniczy między interfejsem Avalon-MM a interfejsem AFI.
  • PHY, który służy jako interfejs między kontrolerem pamięci a zewnętrznymi urządzeniami pamięci do wykonywania operacji odczytu i zapisu.

Rysunek 6. Synteza Przampprojekt

Jeśli używasz funkcji Ping Pong PHY, synteza npampProjekt pliku obejmuje dwa generatory ruchu, które wydają polecenia dwóm niezależnym urządzeniom pamięci za pośrednictwem dwóch niezależnych kontrolerów i wspólnego PHY, jak pokazano na poniższym rysunku.

Rysunek 7. Synteza PrzampProjekt dla PHY Ping Pong

Jeśli używasz RLDRAM 3, generator ruchu w syntezie npampprojekt pliku komunikuje się bezpośrednio z PHY za pomocą AFI, jak pokazano na poniższym rysunku.

Rysunek 8. Synteza Przample Projekt dla interfejsów RLDRAM 3

Uwaga: Jeśli jeden lub więcej parametrów trybu udostępniania PLL, trybu udostępniania bibliotek DLL lub trybu udostępniania OCT jest ustawionych na wartość inną niż brak udostępniania, synteza np.ampProjekt pliku będzie zawierał dwie instancje generatora ruchu/interfejsu pamięci. Dwie instancje generatora ruchu/interfejsu pamięci są powiązane tylko współdzielonymi połączeniami PLL/DLL/OCT zgodnie z ustawieniami parametrów. Instancje generatora ruchu/interfejsu pamięci demonstrują, w jaki sposób można tworzyć takie połączenia we własnych projektach.
Notatka: Przepływ syntezy innej firmy zgodnie z opisem w Podręczniku użytkownika Intel Quartus Prime Standard Edition: Synteza innej firmy nie jest obsługiwanym przepływem dla EMIF IP.
Informacje powiązane
Generowanie syntezowalnego projektu EMIF Exampleć dalej

symulacja Npampprojekt
Symulacja npampProjekt pliku zawiera główne bloki pokazane na poniższym rysunku.

• Przykład syntezy npampprojekt. Jak opisano w poprzedniej sekcji, synteza npampProjekt pliku zawiera generator ruchu i instancję interfejsu pamięci. Bloki te domyślnie przyjmują abstrakcyjne modele symulacyjne tam, gdzie jest to odpowiednie do szybkiej symulacji.
• Model pamięci, który działa jako model ogólny zgodny ze specyfikacjami protokołu pamięci. Często dostawcy pamięci udostępniają modele symulacyjne dla swoich określonych komponentów pamięci, które można pobrać z ich strony webwitryny.
• Moduł sprawdzania stanu, który monitoruje sygnały stanu z zewnętrznego interfejsu pamięci IP i generatora ruchu, aby zasygnalizować ogólny stan pomyślny lub niepomyślny.

Rysunek 9. Symulacja Npampprojekt

Jeśli używasz funkcji Ping Pong PHY, symulacja npampProjekt pliku obejmuje dwa generatory ruchu, które wydają polecenia dwóm niezależnym urządzeniom pamięci za pośrednictwem dwóch niezależnych kontrolerów i wspólnego PHY, jak pokazano na poniższym rysunku.

Rysunek 10. Symulacja NpampProjekt dla PHY Ping Pong

Jeśli używasz RLDRAM 3, generator ruchu w symulacji npampprojekt pliku komunikuje się bezpośrednio z PHY za pomocą AFI, jak pokazano na poniższym rysunku.

Rysunek 11. Symulacja Npample Projekt dla interfejsów RLDRAM 3

Informacje powiązane
Generowanie projektu EMIF Example dla symulacji włączonej

ExampKarta Interfejs projektów
Edytor parametrów zawiera Example Designs, która pozwala na parametryzację i generowanie example projekty.l
Dostępne npampSekcja Wzorów
Menu rozwijane Wybierz projekt umożliwia wybranie żądanego npampprojekt. Obecnie EMIF Example Projekt jest jedynym dostępnym wyborem i jest wybrany domyślnie.

Historia wersji dokumentu dla zewnętrznych interfejsów pamięci Intel Stratix 10 FPGA IP Design Example Podręcznik użytkownika

Wersja dokumentu	Wersja Intel Quartus Prime	Zmiany
2021.03.29	21.1	• W ExampSzybki start projektu rozdział, usunięto odniesienia do symulatora NCSim*.
2018.09.24	18.1	• Zaktualizowane dane w Generowanie syntezowalnego projektu EMIF Example I Generowanie projektu EMIF Example dla symulacji tematy.
2018.05.07	18.0	• Zmieniono tytuł dokumentu z Interfejsy pamięci zewnętrznej Intel Stratix 10 IP Design Example Podręcznik użytkownika Do Interfejsy pamięci zewnętrznej Intel Stratix 10 FPGA IP Design Example Podręcznik użytkownika. • Poprawione wypunktowania w Nadview sekcja Rozmieszczenie pinów dla Intel Stratix 10 EMIF IP temat.

Data	Wersja	Zmiany
Listopad 2017	2017.11.06	Pierwsze wydanie.

Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i półprzewodników zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian w dowolnych produktach i usługach w dowolnym czasie bez powiadomienia. Firma Intel nie ponosi żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klienci firmy Intel powinni uzyskać najnowszą wersję specyfikacji urządzeń przed poleganiem na jakichkolwiek opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi. *Inne nazwy i marki mogą być przedmiotem praw osób trzecich.

Dokumenty / Zasoby

Intel Interfejsy pamięci zewnętrznej Intel Stratix 10 FPGA IP Design Example [plik PDF] Instrukcja użytkownika Interfejsy pamięci zewnętrznej Intel Stratix 10 FPGA IP Design Example, zewnętrzne, interfejsy pamięci Intel Stratix 10 FPGA IP Design Example, Intel Stratix 10 FPGA IP Design Exampplik, 10 FPGA IP Design Example

Odniesienia

• Instrukcja obsługi