Intel Interlaken Gjenerata e Dytë Agilex 2 FPGA IP Design Example

Informacioni i produktit

Bërthama IP e FPGA Interlaken (gjenerata e dytë) është një veçori e Intel Agilex 2 FPGA. Ai siguron një panel testimi simulues dhe një dizajn hardueri p.shample që mbështet kompilimin dhe testimin e harduerit. Dizajni p.shample është gjithashtu i disponueshëm për veçorinë Interlaken Look-Aside. Bërthama IP mbështet modalitetin NRZ dhe PAM4 për pajisjet e pllakave E dhe gjeneron dizajnin p.shamples për të gjitha kombinimet e mbështetura të numrit të korsive dhe shpejtësive të të dhënave.

Kërkesat e harduerit dhe softuerit
Dizajni i bërthamës IP të Interlaken (Gjenerata e 2-të) exampkërkon Kompletin e Zhvillimit të Transceiver-SoC të Serisë F Intel Agilex 7. Ju lutemi referojuni udhëzuesit të përdorimit të kompletit të zhvillimit për më shumë informacion.

Struktura e Drejtorisë
Interlaken i gjeneruar (Gjenerata e dytë) exampDizajni përfshin drejtoritë e mëposhtme:

• example_design: Përmban kryesoren files për dizajnin p.shample.
• ilk_uflex: Përmban files lidhur me opsionin Interlaken Look-Aside mode.
• ila_uflex: Përmban files lidhur me opsionin Interlaken Look-aside mode (gjenerohet vetëm kur zgjidhet).

Udhëzimet e përdorimit të produktit

Për të përdorur dizajnin bazë IP të Interlaken (Gjenerata e 2-të) FPGA, p.shample, ndiqni këto hapa:

1. Sigurohuni që keni kompletin e zhvillimit të Transceiver-SoC të Serisë F Intel Agilex 7.
2. Përpiloni dizajnin p.shampduke përdorur një simulator.
3. Kryeni simulimin funksional për të verifikuar dizajnin.
4. Gjeneroni dizajnin p.shampduke përdorur redaktorin e parametrave.
5. Përpiloni dizajnin p.shampduke përdorur Quartus Prime.
6. Kryeni testimin e harduerit për të vërtetuar dizajnin.

Shënim: Opsioni Interlaken Look-Aside mode është i disponueshëm për zgjedhje në redaktuesin e parametrave IP. Nëse zgjidhet, shtesë files do të gjenerohet në direktorinë “ila_uflex”.

Udhëzues për fillimin e shpejtë

• Bërthama IP e FPGA Interlaken (gjenerata e dytë) ofron një panel testimi simulues dhe një dizajn hardueriample që mbështet kompilimin dhe testimin e harduerit.
• Kur gjeneroni dizajnin p.shample, redaktori i parametrave krijon automatikisht fileËshtë e nevojshme për të simuluar, përpiluar dhe testuar dizajnin në harduer.
• Dizajni p.shample është gjithashtu i disponueshëm për veçorinë Interlaken Look-Aside.
• Tabela e provës dhe dizajni p.shampmbështet modalitetin NRZ dhe PAM4 për pajisjet e pllakave E.
• Bërthama IP e FPGA e Interlaken (Gjenerata e 2-të) gjeneron dizajn examples për të gjitha kombinimet e mbështetura të numrit të korsive dhe shpejtësive të të dhënave.

Figura 1. Hapat e Zhvillimit për Dizajn Shample

Dizajni i bërthamës IP të Interlaken (Gjenerata e 2-të) example mbështet veçoritë e mëposhtme:

• Modaliteti i kthimit serial i brendshëm TX në RX
• Gjeneron automatikisht paketa me madhësi fikse
• Aftësitë bazë të kontrollit të paketave
• Aftësia për të përdorur System Console për të rivendosur dizajnin për qëllime ritestimi
• Përshtatja PMA

Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.

Figura 2. Diagrami bllok i nivelit të lartë për dizajnin e Interlaken (Gjenerata e 2-të) Example

Informacione të Përafërta

• Udhëzuesi i përdoruesit të FPGA IP Interlaken (gjenerata e dytë).
• Interlaken (Gjenerata e dytë) Shënime të lëshimit të IP të Intel FPGA

Hardware dhe Software

Kërkesat e harduerit dhe softuerit
Për të testuar ishampnë dizajn, përdorni harduerin dhe softuerin e mëposhtëm:

• Softueri Intel® Quartus® Prime Pro Edition
• Konsola e sistemit
• Simulatorët e mbështetur:
  • Siemens* EDA ModelSim* SE ose QuestaSim*
  • Synopsys* VCS*
  • Kadenca* Xcelium*
• Kompleti i zhvillimit të Transceiver-SoC të Serisë F Intel Agilex® 7 (AGFB014R24A2E2V)

Informacione të Përafërta
Udhëzuesi i përdorimit të kompletit të zhvillimit të Transceiver-SoC Series Intel Agilex 7 F-Series
Struktura e Drejtorisë
Dizajni i bërthamës IP të Interlaken (Gjenerata e 2-të) example file direktoriumet përmbajnë gjenerimin e mëposhtëm files për dizajnin p.shample.

Figura 3. Struktura e Drejtorisë së Interlakenit të Gjeneruar (Gjenerata e Dytë) Shembullample Dizajni

Konfigurimi, simulimi dhe testimi i harduerit files ndodhen nëample_installation_dir>/uflex_ilk_0_example_design.
Tabela 1. Interlaken (Gjenerata e 2-të) Dizajni i Hardware IP Core Example File Përshkrime Këto files janë nëample_installation_dir>/uflex_ilk_0_example_design/ exampdrejtoria le_design/quartus.

File Emrat	Përshkrimi
example_design.qpf	Projekti Intel Quartus Prime file.
example_design.qsf	Cilësimet e projektit Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Kufizimet e dizajnit të Synopsys file. Ju mund të kopjoni dhe modifikoni për dizajnin tuaj.
sysconsole_testbench.tcl	Kryesor file për të hyrë në panelin e sistemit

Tabela 2. Interlaken (gjenerata e dytë) IP Core Testbench File Përshkrimi
Kjo file ndodhet neample_installation_dir>/uflex_ilk_0_example_design/ exampdirektoria le_design/rtl.

File Emri	Përshkrimi
top_tb.sv	Tavolinë testimi të nivelit të lartë file.

Tabela 3. Skriptet IP Core Testbench Interlaken (gjenerata e dytë).
Këto files janë nëample_installation_dir>/uflex_ilk_0_example_design/ exampdrejtoria le_design/testbench.

File Emri	Përshkrimi
vcstest.sh	Skripti VCS për të ekzekutuar testbench.
vlog_pro.do	Skripti ModelSim SE ose QuestaSim për të ekzekutuar panelin e testimit.
xcelium.sh	Skripti Xcelium për të ekzekutuar panelin e testimit.

Hardware Design Example Komponentët

• Ishample design lidh sistemin dhe orët referencë PLL dhe komponentët e kërkuar të projektimit. Ishample design konfiguron bërthamën IP në modalitetin e brendshëm të kthimit dhe gjeneron pako në ndërfaqen e transferimit të të dhënave të përdoruesit të bërthamës IP TX. Bërthama IP i dërgon këto pako në rrugën e brendshme të kthimit përmes transmetuesit.
• Pasi marrësi kryesor IP merr paketat në shtegun e kthimit, ai e përpunon atë
• Interlaken i paketon dhe i transmeton ato në ndërfaqen e transferimit të të dhënave të përdoruesit RX. Ishample design kontrollon që paketat e marra dhe të transmetuara përputhen.
• Hardware p.shampDizajni përfshin PLL të jashtme. Ju mund të shqyrtoni tekstin e qartë files te view sampKodi që zbaton një metodë të mundshme për të lidhur PLL-të e jashtme me IP-në FPGA të Interlaken (Gjenerata e 2-të).
• Dizajni i harduerit Interlaken (Gjenerata e 2-të) example përfshin komponentët e mëposhtëm:
  • Interlaken (gjenerata e dytë) FPGA IP
  • Gjeneruesi i paketave dhe kontrolluesi i paketave
  • JTAG kontrollues që komunikon me System Console. Ju komunikoni me logjikën e klientit përmes panelit të sistemit.

Figura 4. Interlaken (Gjenerata e 2-të) Dizajni i Hardware Example Diagrami i bllokut të nivelit të lartë për variacionet e modalitetit NRZ të pllakave E

Dizajni i harduerit Interlaken (Gjenerata e 2-të) exampLe që synon variacionet e modalitetit PAM4 të E-pllakës kërkon një orë shtesë mac_clkin që gjeneron IO PLL. Kjo PLL duhet të përdorë të njëjtën orë referencë që drejton pll_ref_clk.
Figura 5. Interlaken (Gjenerata e 2-të) Dizajni i Hardware ExampDiagrami i bllokut të nivelit të lartë për variacionet e modalitetit PAM4 të pllakave elektronike

Për variacionet e modalitetit PAM4 të pllakave E, kur aktivizoni "Ruaj kanalet e transmetuesit të papërdorura" për parametrin PAM4, shtohet një portë shtesë e orës referencë (pll_ref_clk [1]). Ky port duhet të drejtohet në të njëjtën frekuencë siç përcaktohet në redaktuesin e parametrave IP (Frekuenca e orës referuese për kanalet e ruajtura). Ruajtja e kanaleve të transmetuesit të papërdorura për PAM4 është opsionale. Pini dhe kufizimet përkatëse të caktuara për këtë orë janë të dukshme në QSF kur zgjidhni kompletin e zhvillimit Intel Stratix® 10 ose Intel Agilex 7 për gjenerimin e dizajnit.
Shënim: Për dizajn p.shampNë simulimin, testbench përcakton gjithmonë të njëjtën frekuencë për pll_ref_clk[0] dhe pll_ref_clk[1].
Informacione të Përafërta
Udhëzuesi i përdorimit të kompletit të zhvillimit të Transceiver-SoC Series Intel Agilex 7 F-Series

Gjenerimi i Dizajnit
Figura 6. Procedura

Ndiqni këto hapa për të gjeneruar harduerin p.shampdizajni dhe paneli i testimit:

1. Në softuerin Intel Quartus Prime Pro Edition, klikoni File ➤ New Project Wizard për të krijuar një projekt të ri Intel Quartus Prime ose klikoni File ➤ Hapni Projektin për të hapur një projekt ekzistues Intel Quartus Prime. Magjistari ju kërkon të specifikoni një pajisje.
2. Specifikoni familjen e pajisjes Intel Agilex 7 dhe zgjidhni pajisjen për dizajnin tuaj.
3. Në Katalogun IP, gjeni dhe klikoni dy herë Interlaken (Gjenerata e dytë) Intel FPGA IP. Shfaqet dritarja New IP Variant.
4. Specifikoni një emër të nivelit të lartë për variacionin tuaj të personalizuar të IP-së. Redaktori i parametrave ruan cilësimet e variacionit IP në a file emërtuar .ip.
5. Klikoni OK. Shfaqet redaktori i parametrave.
   Figura 7. ExampSkeda e Dizajnit në Redaktuesin e Parametrave IP të Interlaken (Gjenerata e 2-të) Intel FPGA
6. Në skedën IP, specifikoni parametrat për ndryshimin e bazës së IP-së tuaj.
7. Në skedën PMA Adaptation, specifikoni parametrat e përshtatjes PMA nëse planifikoni të përdorni përshtatjen PMA për variacionet e pajisjes suaj të pllakave E. Ky hap është opsional:
   • Zgjidhni opsionin Aktivizo opsionin IP të butë të ngarkesës së përshtatjes.
   • Shënim: Duhet të aktivizoni opsionin Enable Native PHY Debug Master Endpoint (NPDME) në skedën IP kur përshtatja PMA është e aktivizuar.
   • Zgjidhni një paravendosje të përshtatjes PMA për parametrin Zgjidhni përshtatjen PMA.
   • Klikoni PMA Adaptation Preload për të ngarkuar parametrat fillestarë dhe të vazhdueshëm të përshtatjes.
   • Specifikoni numrin e konfigurimeve PMA që do të mbështeten kur aktivizohen konfigurime të shumta PMA duke përdorur parametrin Numri i konfigurimit PMA.
   • Zgjidhni cilin konfigurim PMA të ngarkoni ose ruani duke përdorur Zgjidhni një konfigurim PMA për të ngarkuar ose ruajtur.
   • Klikoni Load adaptation nga konfigurimi i zgjedhur PMA për të ngarkuar cilësimet e zgjedhura të konfigurimit PMA.
   • Për më shumë informacion rreth parametrave të përshtatjes PMA, referojuni E-tile
     Udhëzuesi i përdorimit të transmetuesit PHY.
8. Në ishampnë skedën Design, zgjidhni opsionin Simulimi për të gjeneruar panelin e testimit dhe zgjidhni opsionin Sintezë për të gjeneruar harduerin exampdizajni.
   • Shënim: Ju duhet të zgjidhni të paktën një nga opsionet Simulimi ose Sinteza që gjenerojnë Example Dizajni Files.
9. Për formatin e gjeneruar HDL, zgjidhni Verilog ose VHDL.
10. Për Target Development Kit zgjidhni opsionin e duhur.
    • Shënim: Opsioni Intel Agilex 7 F-Series Transceiver SoC Development Kit është i disponueshëm vetëm kur projekti juaj specifikon emrin e pajisjes Intel Agilex 7 duke filluar me AGFA012 ose AGFA014. Kur zgjidhni opsionin Development Kit, caktimet e pineve vendosen sipas numrit të pjesës së pajisjes Intel Agilex 7 Development Kit AGFB014R24A2E2V dhe mund të ndryshojnë nga pajisja juaj e zgjedhur. Nëse keni ndërmend të testoni dizajnin në harduer në një PCB tjetër, zgjidhni opsionin Asnjë dhe bëni caktimet e duhura të pinit në .qsf file.
11. Klikoni Generate Example Dizajn. Përzgjedhja ExampShfaqet dritarja e Direktorisë së Dizajnit.
12. Nëse dëshironi të modifikoni dizajnin p.shampshtegu ose emri i drejtorisë nga parazgjedhjet e shfaqura (uflex_ilk_0_example_design), shfletoni në rrugën e re dhe shkruani modelin e ri exampemri i drejtorisë.
13. Klikoni OK.

Informacione të Përafërta

• Udhëzuesi i përdorimit të kompletit të zhvillimit të Transceiver-SoC Series Intel Agilex 7 F-Series
• Udhëzuesi i përdorimit të Transceiver E-tjegull PHY

Simulimi i Dizajnit Example Testbench
Referojuni Interlaken (Gjenerata e 2-të) Dizajni i Hardware ExampBlloku i nivelit të lartë për variacionet e modalitetit NRZ të pllakave E dhe Dizajni i harduerit Interlaken (gjenerata e dytë) Example Blloku i nivelit të lartë për E-pllakë Mode PAM4 Variacionet e diagrameve të bllokut të panelit të testimit të simulimit.
Figura 8. Procedura

Ndiqni këto hapa për të simuluar panelin e testimit:

1. Në vijën e komandës, kaloni në drejtorinë e simulimit të testbench. Drejtoria ështëample_installation_dir>/example_design/ testbench për pajisjet Intel Agilex 7.
2. Ekzekutoni skriptin e simulimit për simulatorin e mbështetur sipas zgjedhjes suaj. Skripti përpilon dhe drejton testbench në simulator. Skripti juaj duhet të kontrollojë nëse numërimet e SOP dhe EOP përputhen pas përfundimit të simulimit. Referojuni tabelës Hapat për të ekzekutuar simulimin.

Tabela 4. Hapat për të ekzekutuar simulimin

Simulator	Udhëzimet
ModelSim SE ose QuestaSim	Në vijën e komandës, shkruani -do vlog_pro.do Nëse preferoni të simuloni pa shfaqur modelin GUI të ModelSim, shkruani vsim -c -do vlog_pro.do
VCS	Në vijën e komandës, shkruani sh vcstest.sh
Xcelium	Në vijën e komandës, shkruani sh xcelium.sh

Analizoni rezultatet. Një simulim i suksesshëm dërgon dhe merr paketa dhe shfaq "Test KALUAR".
Tabela e provës për dizajnin p.shampai kryen detyrat e mëposhtme:

• Instancon IP-në Intel FPGA të Interlaken (gjeneratës së dytë).
• Printon statusin PHY.
• Kontrollon sinkronizimin e metaframeve (SYNC_LOCK) dhe kufijtë e fjalëve (blloku) (WORD_LOCK).
• Pret që korsitë individuale të kyçen dhe të rreshtohen.
• Fillon transmetimin e paketave.
• Kontrollon statistikat e paketave:
  • Gabimet CRC24
  • PSV-të
  • EOP-të

Në vijim sampprodhimi le ilustron një provë të suksesshme simulimi të ekzekutuar në modalitetin Interlaken:

Shënim: Dizajni Interlaken ishample simulim testbench dërgon 100 pako dhe merr 100 pako. Në vijim sampdalja ilustron një test të suksesshëm simulimi në modalitetin Interlaken Look-Aside:

Shënim: Numri i paketave (SOP dhe EOP) ndryshon për korsi në dizajnin Interlaken Lookaside example simulim sample prodhimit.
Informacione të Përafërta
Hardware Design Example Komponentët në faqen 6

Përpilimi dhe konfigurimi i Dizajnit Example në Hardware
Figura 9. Procedura

Për të përpiluar dhe ekzekutuar një test demonstrimi në harduer p.shampnë dizajn, ndiqni këto hapa:

1. Sigurohuni që hardueri p.shampgjenerimi i dizajnit është i plotë.
2. Në softuerin Intel Quartus Prime Pro Edition, hapni projektin Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Në menynë Processing, klikoni Start Compilation.
4. Pas përpilimit të suksesshëm, një .sof file është në dispozicion në drejtorinë tuaj të specifikuar. Ndiqni këto hapa për të programuar harduerin p.shampdizajni në pajisjen Intel Agilex 7:
   • a. Lidheni Intel Agilex 7 F-Series Transceiver-SoC Development Kit me kompjuterin pritës.
   • b. Hapni aplikacionin Clock Control, i cili është pjesë e kompletit të zhvillimit dhe vendosni frekuenca të reja për dizajnin ishample. Më poshtë është cilësimi i frekuencës në aplikacionin Clock Control:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- Vendosni në vlerën e pll_ref_clk(1) sipas kërkesës suaj të projektimit.
   • c. Në menunë Tools, klikoni Programmer.
   • d. Në Programues, klikoni "Konfigurimi i harduerit".
   • e. Zgjidhni një pajisje programimi.
   • f. Zgjidhni dhe shtoni Kompletin e Zhvillimit të Transceiver-SoC të Serisë F Intel Agilex 7 me të cilin mund të lidhet sesioni juaj Intel Quartus Prime.
   • g. Sigurohuni që Mode është vendosur në JTAG.
   • h. Zgjidhni pajisjen Intel Agilex 7 dhe klikoni Shto pajisje. Programuesi shfaq një diagram bllok të lidhjeve midis pajisjeve në bordin tuaj.
   • i. Në rreshtin me .sof tuaj, kontrolloni kutinë për .sof.
   • j. Kontrolloni kutinë në kolonën Program/Konfiguro.
   • k. Klikoni Start.

Informacione të Përafërta

• Programimi i pajisjeve Intel FPGA në faqen 0
• Analizimi dhe korrigjimi i dizajneve me panelin e sistemit
• Udhëzuesi i përdorimit të kompletit të zhvillimit të Transceiver-SoC Series Intel Agilex 7 F-Series

Testimi i dizajnit të harduerit P.shample
Pasi të keni përpiluar dizajnin e bërthamës IP të Interlaken (Gjenerata e 2-të) Intel FPGA, exampPër të konfiguruar pajisjen tuaj, mund të përdorni panelin e sistemit për të programuar bërthamën e IP-së dhe regjistrat bazë të saj të integruar Native PHY IP.

Ndiqni këto hapa për të shfaqur panelin e sistemit dhe për të testuar dizajnin e harduerit p.shampe:

1. Në softuerin Intel Quartus Prime Pro Edition, në menynë Tools, klikoni System Debugging Tools ➤ System Console.
2. Ndryshimi nëample_installation_dir>p.shampdrejtoria le_design/ hwtest.
3. Për të hapur një lidhje me JTAG master, shkruani komandën e mëposhtme: burim sysconsole_testbench.tcl
4. Mund të aktivizoni modalitetin e rikthimit të brendshëm serial me modelin e mëposhtëm p.shample komandat:
   • a. stat: Printon informacionin e përgjithshëm të statusit.
   • b. sys_reset: Rivendos sistemin.
   • c. loop_on: Aktivizon rikthimin e brendshëm serial.
   • d. run_example_design: Drejton dizajnin example.
   • Shënim: Ju duhet të ekzekutoni komandën loop_on përpara run_exampkomanda le_design. Run_example_design ekzekuton komandat e mëposhtme në një sekuencë: sys_reset->stat->gen_on->stat->gen_off.
   • Shënim: Kur zgjidhni opsionin Enable adaptation load soft IP, run_exampKomanda le_design kryen kalibrimin fillestar të përshtatjes në anën RX duke ekzekutuar komandën run_load_PMA_configuration.
5. Mund të çaktivizoni modalitetin e brendshëm të rikthimit të serisë me modelin e mëposhtëm p.shample komanda:
   • a. loop_off: Çaktivizon rikthimin e brendshëm serial.
6. Ju mund të programoni bërthamën IP me dizajnin shtesë të mëposhtëm p.shample komandat:
   • a. gen_on: Aktivizon gjeneratorin e paketave.
   • b. gen_off: Çaktivizon gjeneratorin e paketave.
   • c. run_test_loop: Ekzekuton testin për herë për variacionet E-pllakë NRZ dhe PAM4.
   • d. clear_err: Pastron të gjitha pjesët e gabimit ngjitës.
   • e. set_test_mode : Vendos testin për të ekzekutuar në një modalitet specifik.
   • f. get_test_mode: Printon modalitetin aktual të provës.
   • g. madhësia e caktimit të shpërthimit : Vendos madhësinë e shpërthimit në bajt.
   • h. get_burst_size: Printon informacionin e madhësisë së shpërthimit.

Testi i suksesshëm printon mesazhin HW_TEST:PASS. Më poshtë janë kriteret e kalimit për një test test:

• Nuk ka gabime për CRC32, CRC24 dhe kontrollues.
• PSV-të dhe PV-të e transmetuara duhet të përputhen me ato të marra.

Në vijim sampdalja ilustron një test të suksesshëm në modalitetin Interlaken:

Testi i suksesshëm printon mesazhin HW_TEST : PASS. Më poshtë janë kriteret e kalimit për një test test:

• Nuk ka gabime për CRC32, CRC24 dhe kontrollues.
• PSV-të dhe PV-të e transmetuara duhet të përputhen me ato të marra.

Në vijim sampdalja ilustron një test të suksesshëm në modalitetin Interlaken Lookaside:

Dizajni p.shample Përshkrimi

Dizajni p.shample demonstron funksionalitetet e bërthamës IP të Interlaken.

Informacione të Përafërta
Udhëzuesi i përdoruesit të FPGA IP Interlaken (gjenerata e dytë).

Dizajni p.shample Sjellja
Për të testuar dizajnin në harduer, shkruani komandat e mëposhtme në panelin e sistemit:

1. Burimi i konfigurimit file:
   • % burimample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
2. Kryeni testin:
   • % run_example_design
3. Dizajni i harduerit Interlaken (Gjenerata e 2-të) example plotëson hapat e mëposhtëm:
   • a. Rivendos IP-në e Interlaken (gjeneratës së dytë).
   • b. Konfiguron IP-në e Interlaken (Gjenerata e dytë) në modalitetin e brendshëm të kthimit.
   • c. Dërgon një rrymë paketash Interlaken me të dhëna të paracaktuara në ngarkesë në ndërfaqen e transferimit të të dhënave të përdoruesit TX të bërthamës IP.
   • d. Kontrollon paketat e marra dhe raporton statusin. Kontrolluesi i paketave i përfshirë në dizajnin e harduerit p.shample ofron aftësitë e mëposhtme bazë të kontrollit të paketave:
     • Kontrollon që sekuenca e paketave të transmetuara është e saktë.
     • Kontrollon që të dhënat e marra përputhen me vlerat e pritshme duke siguruar që të dyja numërimet e fillimit të paketës (SOP) dhe të fundit të paketës (EOP) të përputhen ndërsa të dhënat transmetohen dhe merren.

Sinjalet e ndërfaqes
Tabela 5. Dizajni p.shample Sinjalet e Ndërfaqes

Emri i portit	Drejtimi	Gjerësia (bit)	Përshkrimi
mgmt_clk	Input	1	Hyrja e orës së sistemit. Frekuenca e orës duhet të jetë 100 MHz.
pll_ref_clk / pll_ref_clk[1:0](2)	Input	1/2	Ora e referencës së transmetuesit. Drejton RX CDR PLL.
vazhdoi…

Emri i portit	Drejtimi	Gjerësia (bit)	Përshkrimi
			pll_ref_clk[1] disponohet vetëm kur e aktivizoni Ruajeni të papërdorur Shënim: kanalet e transmetuesit për PAM4 parametri në variacionet e IP të modalitetit PAM4 E-tile.
rx_pin	Input	Numri i korsive	Pini i të dhënave të marrësit SERDES.
tx_pin	Prodhimi	Numri i korsive	Transmetoni pinin e të dhënave SERDES.
rx_pin_n	Input	Numri i korsive	Pini i të dhënave të marrësit SERDES. Ky sinjal disponohet vetëm në variacionet e pajisjes në modalitetin PAM4 të Pllakës E.
tx_pin_n	Prodhimi	Numri i korsive	Transmetoni pinin e të dhënave SERDES. Ky sinjal disponohet vetëm në variacionet e pajisjes në modalitetin PAM4 të Pllakës E.
mac_clk_pll_ref	Input	1	Ky sinjal duhet të drejtohet nga një PLL dhe duhet të përdorë të njëjtin burim të orës që drejton pll_ref_clk. Ky sinjal disponohet vetëm në variacionet e pajisjes në modalitetin PAM4 të Pllakës E.
usr_pb_reset_n	Input	1	Rivendosja e sistemit.

Informacione të Përafërta
Sinjalet e ndërfaqes

Regjistrohu Harta
Shënim: • Dizajni P.shampAdresa e regjistrit fillon me 0x20** ndërsa adresa e regjistrit bazë IP Interlaken fillon me 0x10**.

• Kodi i hyrjes: RO—Vetëm për lexim dhe RW—Lexo/Shkruaj.
• Konsola e sistemit lexon dizajnin p.shample regjistron dhe raporton statusin e testit në ekran.

Tabela 6. Dizajni p.shample Regjistrohu Harta për Interlaken Design Example

Kompensimi	Emri	Qasja	Përshkrimi
ora 8:00	Rezervuar
ora 8:01	Rezervuar
ora 8:02	Rivendosja e sistemit PLL	RO	Bitet e mëposhtme tregojnë kërkesën e rivendosjes së sistemit PLL dhe vlerën e aktivizimit: • Biti [0] – sys_pll_rst_req • Biti [1] – sys_pll_rst_en
ora 8:03	Korsia RX e përafruar	RO	Tregon shtrirjen e korsisë RX.
ora 8:04	WORD i kyçur	RO	[NUM_LANES–1:0] – Identifikimi i kufijve të fjalëve (bllokut).
vazhdoi…

Kur aktivizoni Ruajtjen e kanaleve të transmetuesit të papërdorur për parametrin PAM4, shtohet një portë shtesë e orës referencë për të ruajtur kanalin skllav të papërdorur PAM4.

Kompensimi	Emri	Qasja	Përshkrimi
ora 8:05	Sinkronizimi u kyç	RO	[NUM_LANES–1:0] – Sinkronizimi metaframe.
8:06 – 8:09	Numri i gabimeve CRC32	RO	Tregon numrin e gabimeve CRC32.
8'h0A	Numri i gabimeve CRC24	RO	Tregon numrin e gabimeve CRC24.
8'h0B	Sinjali i tejmbushjes/nënfluksit	RO	Bitet e mëposhtme tregojnë: • Bit [3] – sinjal TX nën rrjedhje • Bit [2] – Sinjali i tejmbushjes TX • Bit [1] – Sinjali i tejmbushjes RX
8'h0C	Numërimi i SOP	RO	Tregon numrin e SOP.
8'h0D	Numri i EOP	RO	Tregon numrin e EOP
8'h0E	Numërimi i gabimeve	RO	Tregon numrin e gabimeve të mëposhtme: • Humbja e shtrirjes së korsisë • Fjala e kontrollit të paligjshëm • Model inkuadrimi të paligjshëm • Mungon treguesi SOP ose EOP
8'h0F	send_data_mm_clk	RW	Shkruani 1 në bit [0] për të aktivizuar sinjalin e gjeneratorit.
ora 8:10	Gabim kontrollues		Tregon gabimin e kontrolluesit. (Gabimi i të dhënave SOP, gabimi i numrit të kanalit dhe gabimi i të dhënave PLD)
ora 8:11	Kyçja e sistemit PLL	RO	Biti [0] tregon treguesin e bllokimit PLL.
ora 8:14	TX SOP numërimi	RO	Tregon numrin e SOP të gjeneruar nga gjeneratori i paketave.
ora 8:15	TX EOP numërimi	RO	Tregon numrin e EOP të gjeneruar nga gjeneratori i paketave.
ora 8:16	Paketa e vazhdueshme	RW	Shkruani 1 në bit [0] për të aktivizuar paketën e vazhdueshme.
ora 8:39	Numri i gabimeve të ECC	RO	Tregon numrin e gabimeve të ECC.
ora 8:40	ECC korrigjoi numërimin e gabimeve	RO	Tregon numrin e gabimeve të korrigjuara të ECC.

Dizajni p.shample Regjistrohu Harta për Interlaken Look-aside Design Example
Përdorni këtë hartë të regjistrit kur krijoni modelin p.shample me parametrin Enable Interlaken Look-aside mode të aktivizuar.

Kompensimi	Emri	Qasja	Përshkrimi
ora 8:00	Rezervuar
ora 8:01	Rivendosja e numëruesit	RO	Shkruani 1 në bit [0] për të pastruar bitin e barabartë të numëruesit TX dhe RX.
ora 8:02	Rivendosja e sistemit PLL	RO	Bitet e mëposhtme tregojnë kërkesën e rivendosjes së sistemit PLL dhe vlerën e aktivizimit: • Biti [0] – sys_pll_rst_req • Biti [1] – sys_pll_rst_en
ora 8:03	Korsia RX e përafruar	RO	Tregon shtrirjen e korsisë RX.
ora 8:04	WORD i kyçur	RO	[NUM_LANES–1:0] – Identifikimi i kufijve të fjalëve (bllokut).
ora 8:05	Sinkronizimi u kyç	RO	[NUM_LANES–1:0] – Sinkronizimi metaframe.
8:06 – 8:09	Numri i gabimeve CRC32	RO	Tregon numrin e gabimeve CRC32.
8'h0A	Numri i gabimeve CRC24	RO	Tregon numrin e gabimeve CRC24.
vazhdoi…

Kompensimi	Emri	Qasja	Përshkrimi
8'h0B	Rezervuar
8'h0C	Numërimi i SOP	RO	Tregon numrin e SOP.
8'h0D	Numri i EOP	RO	Tregon numrin e EOP
8'h0E	Numërimi i gabimeve	RO	Tregon numrin e gabimeve të mëposhtme: • Humbja e shtrirjes së korsisë • Fjala e kontrollit të paligjshëm • Model inkuadrimi të paligjshëm • Mungon treguesi SOP ose EOP
8'h0F	send_data_mm_clk	RW	Shkruani 1 në bit [0] për të aktivizuar sinjalin e gjeneratorit.
ora 8:10	Gabim kontrollues	RO	Tregon gabimin e kontrolluesit. (Gabimi i të dhënave SOP, gabimi i numrit të kanalit dhe gabimi i të dhënave PLD)
ora 8:11	Kyçja e sistemit PLL	RO	Biti [0] tregon treguesin e bllokimit PLL.
ora 8:13	Numri i vonesës	RO	Tregon numrin e vonesës.
ora 8:14	TX SOP numërimi	RO	Tregon numrin e SOP të gjeneruar nga gjeneratori i paketave.
ora 8:15	TX EOP numërimi	RO	Tregon numrin e EOP të gjeneruar nga gjeneratori i paketave.
ora 8:16	Paketa e vazhdueshme	RO	Shkruani 1 në bit [0] për të aktivizuar paketën e vazhdueshme.
ora 8:17	Numëruesi TX dhe RX janë të barabartë	RW	Tregon numëruesin TX dhe RX janë të barabartë.
ora 8:23	Aktivizo vonesën	WO	Shkruani 1 në bit [0] për të mundësuar matjen e vonesës.
ora 8:24	Vonesa gati	RO	Tregon se matja e vonesës është gati.

Interlaken (Gjenerata e dytë) Intel Agilex 2 FPGA IP Design Example Arkivat e Udhëzuesit të Përdoruesit

• Për versionet më të fundit dhe të mëparshme të këtij udhëzuesi të përdoruesit, referojuni Interlaken (2
• Gjenerimi) Intel Agilex 7 FPGA IP Design ExampLe Udhëzuesi i Përdoruesit Versioni HTML. Zgjidhni versionin dhe klikoni Shkarko. Nëse një version IP ose softueri nuk është i listuar, zbatohet udhëzuesi i përdoruesit për IP-në e mëparshme ose versionin e softuerit.
• Versionet IP janë të njëjta me versionet e softuerit Intel Quartus Prime Design Suite deri në v19.1. Nga versioni 19.2 i softuerit Intel Quartus Prime Design Suite ose më i ri, bërthamat IP kanë një skemë të re versioni IP.

Historia e rishikimit të dokumentit për Interlaken (gjenerata e dytë) Intel Agilex 2 FPGA IP Design ExampUdhëzuesi i Përdoruesit

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
2023.06.26	23.2	21.1.1	• U shtua mbështetje VHDL për modelin e sintezës dhe simulimit. • Emri i familjes së produktit u përditësua në “Intel Agilex 7”.
2022.08.03	21.3	20.0.1	Korrigjoi pajisjen OPN për Kompletin e Zhvillimit të Transceiver-SoC të Serisë F Intel Agilex.
2021.10.04	21.3	20.0.1	• Mbështetje e shtuar për simulatorin QuestaSim. • U hoq mbështetja për simulatorin NCSim.
2021.02.24	20.4	20.0.1	• Shtoi informacion në lidhje me ruajtjen e kanalit të transmetuesit të papërdorur për PAM4 në seksion: Hardware Design Example Komponentët. • Shtoi përshkrimin e sinjalit pll_ref_clk[1] në seksion: Sinjalet e ndërfaqes.
2020.12.14	20.4	20.0.0	• Përditësuar sample rezultatin e testimit të harduerit për modalitetin Interlaken dhe modalitetin Interlaken Look-aside në seksion Testimi i dizajnit të harduerit P.shample. • Harta e përditësuar e regjistrit për dizajnin Interlaken Look-aside example në seksion Regjistrohu Harta. • U shtua një kriter kalimi për një ekzekutim të suksesshëm të testit të harduerit në seksion Testimi i dizajnit të harduerit P.shample.
2020.10.16	20.2	19.3.0	Komanda e korrigjuar për të ekzekutuar kalibrimin fillestar të përshtatjes në anën RX Testimi i dizajnit të harduerit P.shample seksioni.
2020.06.22	20.2	19.3.0	• Dizajni p.shampështë në dispozicion për modalitetin Interlaken Look-side. • Testimi i harduerit të dizajnit p.shample është në dispozicion për variacionet e pajisjes Intel Agilex. • Shtuar Figura: Diagrami i bllokut të nivelit të lartë për dizajnin e Interlaken (Gjenerata e dytë) Example. • Përditësuar seksionet e mëposhtme: —   Kërkesat e harduerit dhe softuerit —   Struktura e Drejtorisë • Modifikoi figurat e mëposhtme për të përfshirë përditësimin e lidhur me Interlaken Look-aside: —   Figura: Dizajni i Hardware Interlaken (Gjenerata e 2-të) Example Diagrami i Bllokut të Nivelit të Lartë për variacionet e modalitetit NRZ E —   Figura: Dizajni i Hardware Interlaken (Gjenerata e 2-të) Example Diagrami i bllokut të nivelit të lartë për variacionet e modalitetit PAM4 elektronik • E përditësuar Figura: Redaktori i parametrave IP.
vazhdoi…

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
			• U shtua informacion rreth cilësimeve të frekuencës në aplikacionin e kontrollit të orës në seksion Përpilimi dhe konfigurimi i Dizajnit Example në Hardware. • U shtuan rezultate testimi për Interlaken Look-aside në seksionet e mëposhtme: —   Simulimi i Dizajnit Example Testbench —   Testimi i dizajnit të harduerit P.shample • U shtuan sinjalet e reja në vijim Sinjalet e ndërfaqes seksioni: — mgmt_clk - rx_pin_n - tx_pin_n — mac_clk_pll_ref • U shtua harta e regjistrit për dizajnin Interlaken Look-aside example në seksioni: Regjistrohu Harta.
2019.09.30	19.3	19.2.1	Clk100 u hoq. mgmt_clk shërben si orë referimi për IO PLL në sa vijon: •    Figura: Dizajni i Hardware Interlaken (Gjenerata e 2-të) Example Diagrami i bllokut të nivelit të lartë për variacionet e modalitetit NRZ të pllakave E. •    Figura: Dizajni i Hardware Interlaken (Gjenerata e 2-të) ExampDiagrami i bllokut të nivelit të lartë për variacionet e modalitetit PAM4 të pllakave elektronike.
2019.07.01	19.2	19.2	Lëshimi fillestar.

Interlaken (gjenerata e dytë) Intel Agilex® 2 FPGA IP Design ExampUdhëzuesi i Përdoruesit

Dokumentet / Burimet

Intel Interlaken Gjenerata e Dytë Agilex 2 FPGA IP Design Example [pdfUdhëzuesi i përdoruesit Interlaken 2nd Generation Agilex 7 FPGA IP Design Example, Interlaken, 2nd Generation Agilex 7 FPGA IP Design Example, FPGA IP Design Example, IP Design Example, Design Example

Referencat

• Manuali i Përdoruesit