FPGA IP
Oblikovanje Example Uporabniški priročnik
F-Tile 25G Ethernet Intel®
Posodobljeno za Intel® Quartus®
Prime Design Suite: 22.3
Različica IP: 1.0.0

Vodnik za hiter začetek

F-tile 25G Ethernet Intel FPGA IP za naprave Intel Agilex™ zagotavlja zmožnost ustvarjanja zasnove exampdatotek za izbrane konfiguracije.
Slika 1. Dizajn Example Uporaba

Struktura imenika

Slika 2. 25G Ethernet Intel FPGA IP Design Example Struktura imenika

• Simulacija files (samo preskusna miza za simulacijo) se nahajajo vample_dir>/primerample_testbench.
• Zasnova samo za kompilacijo nprample se nahaja vample_dir>/ kompilacija_test_design.
• Konfiguracija in preizkus strojne opreme files (zasnova nprample v strojni opremi) se nahajajo vample_dir>/hardware_test_design.

Tabela 1. Imenik in File Opisi

File Imena	Opis
eth_ex_25g.qpf	Projekt Intel Quartus® Prime file.
eth_ex_25g.qsf	Nastavitve projekta Intel Quartus Prime file.
eth_ex_25g.sdc	Omejitve oblikovanja Synopsys file. To lahko kopirate in spreminjate file za vašo lastno zasnovo jedra Intel FPGA IP 25GbE.
eth_ex_25g.v	Verilog HDL design na najvišji ravni nprample file. Enokanalna zasnova uporablja Verilog file.
skupno/	Oblikovanje strojne opreme nprample podpora files.
hwtest/main.tcl	Glavni file za dostop do sistemske konzole.

Ustvarjanje načrta Example

Slika 4. Example Zavihek Design v F-tile 25G Ethernet Intel FPGA IP Parameter Editor

Sledite tem korakom za ustvarjanje načrta strojne opreme nprample in testna miza:

1. V Intel Quartus Prime Pro Edition kliknite File ➤ Čarovnik za nov projekt za ustvarjanje novega projekta Quartus Prime, oz File ➤ Odpri projekt, da odprete obstoječi projekt Quartus Prime. Čarovnik vas pozove, da določite napravo.
2. V katalogu IP poiščite in izberite 25G Ethernet Intel FPGA IP za Agilex. Prikaže se okno New IP Variation.
3. Določite ime najvišje ravni za svojo različico IP in kliknite V redu. Urejevalnik parametrov doda .ip najvišje ravni file na trenutni projekt samodejno. Če ste pozvani, da ročno dodate datoteko .ip file v projekt kliknite Projekt ➤ Dodaj/Odstrani Files v projektu, da dodate file.
4. V programski opremi Intel Quartus Prime Pro Edition morate v polju Naprava izbrati določeno napravo Intel Agilex ali obdržati privzeto napravo, ki jo predlaga programska oprema Intel Quartus Prime.
   Opomba: Zasnova strojne opreme nprample prepiše izbor z napravo na ciljni plošči. Ciljno ploščo določite v meniju za oblikovanje nprample možnosti v Example zavihek Oblikovanje.
5. Kliknite OK. Prikaže se urejevalnik parametrov.
6. Na zavihku IP določite parametre za svojo različico jedra IP.
7. Na Example zavihek Oblikovanje, nprample Oblikovanje Files, izberite možnost Simulacija, da ustvarite preskusno napravo, in izberite možnost Sinteza, da ustvarite načrt strojne opreme npr.ample. Samo Verilog HDL files se ustvarijo.
   Opomba: Funkcionalno IP jedro VHDL ni na voljo. Določite samo Verilog HDL za svojo zasnovo jedra IP, nprample.
8. Za Target Development Kit izberite Agilex I-series Transceiver-SoC Dev Kit
9. Kliknite Generate Example Design gumb. Možnost Select ExampPrikaže se okno Design Directory.
10. Če želite spremeniti dizajn npramppot do imenika datoteke ali ime iz prikazanih privzetih vrednosti (alt_e25_f_0_example_design), poiščite novo pot in vnesite nov dizajn nprampime imenika datoteke (ample_dir>).
11. Kliknite OK.

1.2.1. Oblikovanje Example Parametri
Tabela 2. Parametri v Example zavihek Oblikovanje

Parameter	Opis
Example Oblikovanje	Na voljo exampzasnove datotek za nastavitve parametrov IP. Samo enokanalni exampzasnova datoteke je podprta za ta IP.
Example Oblikovanje Files	The fileustvariti za različne razvojne faze. • Simulacija—generira potrebne files za simulacijo exampoblikovanje. • Sinteza—generira sintezo files. Uporabi te files prevesti zasnovo v programski opremi Intel Quartus Prime Pro Edition za testiranje strojne opreme in izvesti analizo statičnega časa.
Ustvari File Oblika	Format RTL files za simulacijo—Verilog.
Izberite tablo	Podprta strojna oprema za izvedbo načrta. Ko izberete razvojno ploščo Intel FPGA, uporabite napravo AGIB027R31B1E2VRO kot ciljno napravo za načrtovanje npr.ample generacija. Agilex I-series Transceiver-SoC Dev Kit: ta možnost vam omogoča, da preizkusite zasnovo, npr.ampna izbranem razvojnem kompletu Intel FPGA IP. Ta možnost samodejno izbere ciljno napravo AGIB027R31B1E2VRO. Če ima vaša revizija plošče drugačno stopnjo naprave, lahko spremenite ciljno napravo. Brez: Ta možnost izključuje vidike strojne opreme za oblikovanje nprample.

1.3. Ustvarjanje ploščice Files

Generiranje podporne logike je korak pred sintezo, ki se uporablja za generiranje, povezano s ploščicami filepotrebni za simulacijo in načrtovanje strojne opreme. Generacija ploščic je potrebna za vse
Simulacije oblikovanja na osnovi F-ploščic. Ta korak morate dokončati pred simulacijo.

1. V ukaznem pozivu se pomaknite do mape compilation_test_design v vašem exampoblikovanje: cd /compilation_test_design.
2. Zaženite naslednji ukaz: quartus_tlg alt_eth_25g

1.4. Simulacija F-tile 25G Ethernet Intel FPGA IP Design 
Example Testbench
Zasnovo lahko prevedete in simulirate tako, da zaženete simulacijski skript iz ukaznega poziva.

1. V ukaznem pozivu spremenite delovni imenik, ki simulira preskusno napravo: cdample_dir>/ex_25g/sim.
2. Zaženite simulacijo nastavitve IP: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabela 3. Koraki za simulacijo testne mize

Simulator	Navodila
VCS*	V ukazno vrstico vnesite sh run_vcs.sh
QuestaSim*	V ukazno vrstico vnesite vsim -do run_vsim.do -logfile vsim.log Če želite simulirati, ne da bi odprli grafični vmesnik QuestaSim, vnesite vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	V ukazno vrstico vnesite sh run_xcelium.sh

Uspešna simulacija se konča z naslednjim sporočilom:
Simulacija opravljena. ali Testbench dokončan.
Po uspešnem zaključku lahko analizirate rezultate.
1.5. Prevajanje in konfiguriranje načrta Example v strojni opremi
Urejevalnik jedrnih parametrov IP 25G Ethernet Intel FPGA vam omogoča prevajanje in konfiguracijo zasnove npr.ample na ciljnem razvojnem kompletu.

Za prevajanje in konfiguracijo načrta nprampna strojni opremi sledite tem korakom:

1. Zaženite programsko opremo Intel Quartus Prime Pro Edition in izberite Processing ➤ Start Compilation, da prevedete načrt.
2. Ko ustvarite objekt SRAM file .sof sledite tem korakom za programiranje zasnove strojne opreme nprampna napravi Intel Agilex:
   a. V meniju Orodja kliknite Programer.
   b. V Programerju kliknite Nastavitev strojne opreme.
   c. Izberite napravo za programiranje.
   d. Izberite in dodajte ploščo Intel Agilex v svojo sejo Intel Quartus Prime Pro Edition.
   e. Prepričajte se, da je način nastavljen na JTAG.
   f. Izberite napravo Intel Agilex in kliknite Dodaj napravo. Prikaže se programator
   blokovni diagram povezav med napravami na vaši plošči.
   g. V vrstici z vašim .sof potrdite polje za .sof.
   h. Potrdite polje v stolpcu Program/Konfiguracija.
   jaz. Kliknite Start.

1.6. Testiranje F-tile 25G Ethernet Intel FPGA IP Strojna zasnova Example
Ko prevedete zasnovo jedra F-tile 25G Ethernet Intel FPGA IP, nprampin ga konfigurirate v svoji napravi Intel Agilex, lahko uporabite sistemsko konzolo za programiranje jedra IP.
Za vklop sistemske konzole in preizkus zasnove strojne opreme nprample, sledite tem korakom:

1. V programski opremi Intel Quartus Prime Pro Edition izberite Orodja ➤ Sistem
   Orodja za odpravljanje napak ➤ Sistemska konzola za zagon sistemske konzole.
2. V podoknu Tcl Console vnesite cd hwtest, da spremenite imenik v / hardware_test_design/hwtest.
3. Vnesite source main.tcl, da odprete povezavo z JTAG gospodar.

Sledite preskusnemu postopku v razdelku Preizkušanje strojne opreme načrta exampin opazujte rezultate testa v sistemski konzoli.

F-tile 25G Ethernet Design Exampza naprave Intel Agilex

Zasnova F-tile 25G Ethernet example prikazuje rešitev Ethernet za naprave Intel Agilex, ki uporabljajo jedro 25G Ethernet Intel FPGA IP.
Ustvari dizajn nprample iz Example Zavihek Design v urejevalniku IP parametrov 25G Ethernet Intel FPGA. Izberete lahko tudi ustvarjanje dizajna z ali brez
funkcija Reed-Solomonovega odpravljanja napak naprej (RS-FEC).
2.1. Lastnosti

• Podpira en kanal Ethernet, ki deluje pri 25G.
• Ustvari dizajn example s funkcijo RS-FEC.
• Ponuja preskusno mizo in simulacijski skript.
• Instancira referenčne F-ploščice in sistemske takte PLL Intel FPGA IP na podlagi konfiguracije IP.

2.2. Zahteve glede strojne in programske opreme
Intel uporablja naslednjo strojno in programsko opremo za testiranje zasnove, nprampdatoteka v sistemu Linux:

• Programska oprema Intel Quartus Prime Pro Edition.
• Simulator Siemens* EDA QuestaSim, Synopsys* VCS in Cadence Xcelium.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) za testiranje strojne opreme.

2.3. Funkcionalni opis
Zasnova F-tile 25G Ethernet exampje sestavljen iz jedrne različice MAC+PCS+PMA. Naslednji blokovni diagrami prikazujejo konstrukcijske komponente in signale najvišje ravni jedrne različice MAC+PCS+PMA v zasnovi F-tile 25G Ethernet example.
Slika 5. Blokovni diagram—F-tile 25G Ethernet Design Example (MAC+PCS+PMA Core Variant)

2.3.1. Oblikovalske komponente
Tabela 4. Oblikovalske komponente

Komponenta	Opis
F-tile 25G Ethernet Intel FPGA IP	Sestavljen je iz MAC, PCS in oddajnika PHY z naslednjo konfiguracijo: • Osnovna različica: MAC+PCS+PMA • Omogoči nadzor pretoka: neobvezno • Omogoči generiranje napak povezave: neobvezno • Omogoči prehod preambule: neobvezno • Omogoči zbiranje statističnih podatkov: neobvezno • Omogoči števce statistike MAC: neobvezno • Referenčna urna frekvenca: 156.25 Za oblikovanje npramps funkcijo RS-FEC je konfiguriran naslednji dodatni parameter: • Omogoči RS-FEC: neobvezno
F-Tile Reference in sistemske ure PLL Intel FPGA IP	Nastavitve urejevalnika parametrov F-Tile Reference in System PLL Clocks Intel FPGA IP so usklajene z zahtevami F-tile 25G Ethernet Intel FPGA IP. Če ustvarite načrt nprample z uporabo Ustvari Example Oblikovanje v urejevalniku parametrov IP, se IP samodejno ustvari. Če ustvarite svoj dizajn, nprample, morate ročno instancirati ta IP in povezati vsa V/I vrata. Za informacije o tem IP-ju glejte F-Tile Architecture ter uporabniški priročnik PMA in FEC Direct PHY IP.
Logika naročnika	Sestoji iz: • Generator prometa, ki generira rafalne pakete v jedro 25G Ethernet Intel FPGA IP za prenos. • Nadzornik prometa, ki spremlja pakete, ki prihajajo iz 25G Ethernet Intel FPGA IP jedra.
Vir in sonda	Signali vira in sonde, vključno z vhodnim signalom za ponastavitev sistema, ki ga lahko uporabite za odpravljanje napak.

Povezane informacije
F-Tile Architecture ter uporabniški priročnik PMA in FEC Direct PHY IP

Simulacija

Testna naprava pošilja promet skozi jedro IP, pri čemer izvaja oddajno in sprejemno stran jedra IP.
2.4.1. Testna miza
Slika 6. Blokovni diagram F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

Tabela 5. Komponente testne mize

Komponenta	Opis
Preizkušana naprava (DUT)	25G Ethernet Intel FPGA IP jedro.
Ethernet Packet Generator in Packet Monitor	• Generator paketov generira okvirje in jih prenaša v DUT. • Packet Monitor nadzira podatkovne poti TX in RX ter prikazuje okvirje v konzoli simulatorja.
F-Tile Reference in sistemske ure PLL Intel FPGA IP	Generira referenčne ure oddajnika in sistema PLL.

2.4.2. Oblikovanje simulacije Example Komponente
Tabela 6. F-tile 25G Ethernet Design Example Testbench File Opisi

File Ime	Opis
Testna miza in simulacija Files
osnovni_avl_tb_top.v	Testna miza najvišje ravni file. Preizkusna miza ustvari primerek DUT, izvede Avalon® pomnilniško preslikano konfiguracijo komponent načrtovanja in logike odjemalca ter pošlje in sprejme paket v ali iz 25G Ethernet Intel FPGA IP.
Skripte testnega orodja
nadaljevanje ...

File Ime	Opis
run_vsim.do	Skript ModelSim za zagon preskusne naprave.
run_vcs.sh	Skript Synopsys VCS za zagon preskusne naprave.
run_xcelium.sh	Skript Cadence Xcelium za zagon preskusne naprave.

2.4.3. Testni primer
Preizkusni primer simulacije izvede naslednja dejanja:

1. Instancira F-tile 25G Ethernet Intel FPGA IP in F-Tile Reference ter sistemske ure PLL Intel FPGA IP.
2. Čaka, da se ura RX in signal statusa PHY vzpostavita.
3. Natisne stanje PHY.
4. Pošlje in prejme 10 veljavnih podatkov.
5. Analizira rezultate. Uspešna preskusna naprava prikaže »Testbench complete.«.

Naslednji sampizhod datoteke ponazarja uspešen preskus simulacije:

Kompilacija

Sledite postopku v Prevajanje in konfiguriranje Design Example v strojni opremi za prevajanje in konfiguracijo načrta nprample v izbrani strojni opremi.
Izkoriščenost virov in Fmax lahko ocenite z uporabo načrta samo za prevajanje nprample. Svoj dizajn lahko prevedete z ukazom Start Compilation na
Meni za obdelavo v programski opremi Intel Quartus Prime Pro Edition. Uspešno prevajanje ustvari povzetek poročila o prevajanju.
Za več informacij glejte Design Compilation v Intel Quartus Prime Pro Edition User Guide.
Povezane informacije

• Prevajanje in konfiguriranje načrta Example v Strojna oprema na strani 7
• Kompilacija načrta v uporabniškem priročniku Intel Quartus Prime Pro Edition

2.6. Testiranje strojne opreme
Pri zasnovi strojne opreme nprample, lahko programirate jedro IP v načinu notranje serijske povratne zanke in ustvarite promet na oddajni strani, ki se vrne nazaj skozi sprejemno stran.
Sledite postopku na navedeni povezani informacijski povezavi, da preizkusite zasnovo nprample v izbrani strojni opremi.
Povezane informacije
Testiranje F-tile 25G Ethernet Intel FPGA IP Strojna zasnova Example na strani 8
2.6.1. Preskusni postopek
Sledite tem korakom, da preizkusite zasnovo example v strojni opremi:

1. Preden zaženete testiranje strojne opreme za to zasnovo, nprample, morate ponastaviti sistem:
   a. Kliknite Orodja ➤ orodje In-System Sources & Probes Editor za privzeti grafični uporabniški vmesnik vira in sonde.
   b. Preklopite signal za ponastavitev sistema (Vir [3:0]) s 7 na 8, da uporabite ponastavitve, in vrnite signal ponastavitve sistema nazaj na 7, da sprostite sistem iz stanja ponastavitve.
   c. Spremljajte signale sonde in zagotovite, da je stanje veljavno.
2. V sistemski konzoli se pomaknite do mape hwtest in zaženite ukaz: source main.tcl, da izberete JTAG gospodar. Privzeto je prvi JTAG mojster na JTAG veriga je izbrana. Če želite izbrati JTAG master za naprave Intel Agilex, zaženite ta ukaz: set_jtag <number of appropriate JTAG mojster>. nprample: set_jtag 1.
3. Zaženite naslednje ukaze v sistemski konzoli, da začnete preskus serijske zanke:

Tabela 7. Parametri ukaza

Parameter	Opis	Example Uporaba
chkphy_status	Prikaže urne frekvence in stanje PHY zaklepanja.	% chkphy_status 0 # Preveri stanje povezave 0
chkmac_stats	Prikaže vrednosti v statističnih števcih MAC.	% chkmac_stats 0 # Preveri števec statistike mac povezave 0
počisti_vso_statistiko	Počisti števce statistike jedra IP.	% clear_all_stats 0 # Počisti števec statistike povezave 0
start_gen	Zažene generator paketov.	% start_gen 0 # Začetek generiranja paketov na povezavi 0
stop_gen	Ustavi generator paketov.	% stop_gen 0 # Ustavi generiranje paketov na povezavi 0
loop_on	Vklopi notranjo serijsko povratno zanko.	% loop_on 0 # Vklopi notranjo povratno zanko na povezavi 0
loop_off	Izklopi notranjo serijsko povratno zanko.	% loop_off 0 # Izklopi notranjo povratno zanko na povezavi 0
reg_read	Vrne vrednost registra jedra IP pri .	% reg_read 0x402 # Branje registra IP CSR na naslovu 402 povezave 0
reg_write	Piše v jedrni register IP na naslovu .	% reg_write 0x401 0x1 # Zapiši 0x1 v register prask IP CSR na naslovu 401 povezave 0

a. Vnesite loop_on da vklopite način notranje serijske zanke.
b. Vnesite chkphy_status da preverite stanje PHY. Stanje TXCLK, RXCLK in RX mora imeti enake vrednosti, prikazane spodaj, za stabilno povezavo:

c. Vnesite clear_all_stats za brisanje statističnih registrov TX in RX.
d. Vnesite start_gen za začetek generiranja paketov.
e. Vnesite stop_gen za zaustavitev generiranja paketov.
f. Vnesite chkmac_stats za branje števcev statistike TX in RX. Poskrbi da:
jaz. Poslani paketni okvirji se ujemajo s prejetimi paketnimi okvirji.
ii. Ni prejetih okvirjev napak.
g. Vnesite loop_off da izklopite notranjo serijsko povratno zanko.
Slika 7. Sample Testni izhod—Števca statistike TX in RX

Zgodovina revizij dokumenta za F-tile 25G Ethernet FPGA IP Design Example Uporabniški priročnik

Različica dokumenta	Različica Intel Quartus Prime	Različica IP	Spremembe
2022.10.14	22.3	1.0.0	Začetna izdaja.

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke so lahko last drugih.
ISO
9001:2015
Registriran

Spletna različica
Pošlji povratne informacije
ID: 750200
Različica: 2022.10.14

Dokumenti / Viri

intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Uporabniški priročnik F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Reference

• Uporabniški priročnik