FPGA IP
រចនា Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
F-Tile 25G Ethernet Intel®
បានធ្វើបច្ចុប្បន្នភាពសម្រាប់ Intel® Quartus®
Prime Design Suite៖ ២២.៣
កំណែ IP៖ 1.0.0

មគ្គុទ្ទេសក៍ចាប់ផ្តើមរហ័ស

F-tile 25G Ethernet Intel FPGA IP សម្រាប់ឧបករណ៍ Intel Agilex™ ផ្តល់នូវសមត្ថភាពក្នុងការបង្កើតការរចនា examples សម្រាប់ការកំណត់រចនាសម្ព័ន្ធដែលបានជ្រើសរើស។
រូបភាពទី 1. ការរចនា Exampការប្រើប្រាស់

រចនាសម្ព័ន្ធថត

រូបភាពទី 2. 25G Ethernet Intel FPGA IP Design Example រចនាសម្ព័ន្ធថត

• ការក្លែងធ្វើ files (testbench សម្រាប់ការក្លែងធ្វើតែប៉ុណ្ណោះ) មានទីតាំងនៅample_dir>/example_testbench ។
• ឧampឡេមានទីតាំងនៅample_dir>/ compilation_test_design ។
• ការកំណត់រចនាសម្ព័ន្ធ និងសាកល្បងផ្នែករឹង files (ការរចនាឧample in hardware) មានទីតាំងនៅample_dir>/hardware_test_design ។

តារាងទី 1. ថតឯកសារ និង File ការពិពណ៌នា

File ឈ្មោះ	ការពិពណ៌នា
eth_ex_25g.qpf	គម្រោង Intel Quartus® Prime file.
eth_ex_25g.qsf	ការកំណត់គម្រោង Intel Quartus Prime file.
eth_ex_25g.sdc	Synopsys Design Constraints file. អ្នកអាចចម្លង និងកែប្រែវាបាន file សម្រាប់ការរចនាស្នូល IP របស់ Intel FPGA 25GbE របស់អ្នក។
eth_ex_25g.v	កម្រិតកំពូលនៃការរចនា Verilog HDL example file. ការរចនាឆានែលតែមួយប្រើ Verilog file.
ទូទៅ/	ការរចនាផ្នែករឹង ឧampគាំទ្រ files.
hwtest/main.tcl	មេ file សម្រាប់ចូលប្រើ System Console។

ការបង្កើតការរចនា Example

រូបភាពទី 4 ។ Example Design Tab នៅក្នុង F-tile 25G Ethernet Intel FPGA IP Parameter Editor

អនុវត្តតាមជំហានទាំងនេះដើម្បីបង្កើតការរចនាផ្នែករឹង ឧample និង testbench:

1. នៅក្នុង Intel Quartus Prime Pro Edition សូមចុច File ➤ អ្នកជំនួយគម្រោងថ្មី ដើម្បីបង្កើតគម្រោង Quartus Prime ថ្មី ឬ File ➤ បើកគម្រោងដើម្បីបើកគម្រោង Quartus Prime ដែលមានស្រាប់។ អ្នកជំនួយការរំលឹកអ្នកឱ្យបញ្ជាក់ឧបករណ៍។
2. នៅក្នុងកាតាឡុក IP កំណត់ទីតាំង និងជ្រើសរើស 25G Ethernet Intel FPGA IP សម្រាប់ Agilex។ បង្អួចបំរែបំរួល IP ថ្មីលេចឡើង។
3. បញ្ជាក់ឈ្មោះកម្រិតកំពូលសម្រាប់បំរែបំរួល IP របស់អ្នក ហើយចុចយល់ព្រម។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្របន្ថែម .ip កម្រិតកំពូល file ទៅគម្រោងបច្ចុប្បន្នដោយស្វ័យប្រវត្តិ។ ប្រសិនបើអ្នកត្រូវបានជម្រុញឱ្យបន្ថែម .ip ដោយដៃ file ទៅកាន់គម្រោង សូមចុច គម្រោង ➤ បន្ថែម/លុប Files នៅក្នុងគម្រោងដើម្បីបន្ថែម file.
4. នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition អ្នកត្រូវតែជ្រើសរើសឧបករណ៍ Intel Agilex ជាក់លាក់មួយនៅក្នុងវាលឧបករណ៍ ឬរក្សាទុកឧបករណ៍លំនាំដើមដែលកម្មវិធី Intel Quartus Prime ស្នើឡើង។
   ចំណាំ៖ ការរចនាផ្នែករឹង ឧample សរសេរជាន់លើជម្រើសដោយប្រើឧបករណ៍នៅលើក្តារគោលដៅ។ អ្នកបញ្ជាក់បន្ទះគោលដៅពីម៉ឺនុយនៃការរចនា exampជម្រើសនៅក្នុង Exampផ្ទាំងរចនា។
5. ចុចយល់ព្រម។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រលេចឡើង។
6. នៅលើផ្ទាំង IP បញ្ជាក់ប៉ារ៉ាម៉ែត្រសម្រាប់បំរែបំរួលស្នូល IP របស់អ្នក។
7. នៅលើ Example Design tab សម្រាប់ Example រចនា Files ជ្រើសរើសជម្រើស Simulation ដើម្បីបង្កើត testbench ហើយជ្រើសរើសជម្រើស Synthesis ដើម្បីបង្កើត hardware design exampលេ មានតែ Verilog HDL ប៉ុណ្ណោះ។ files ត្រូវបានបង្កើត។
   ចំណាំ៖ ស្នូល VHDL IP មុខងារមិនមានទេ។ បញ្ជាក់ Verilog HDL តែប៉ុណ្ណោះ សម្រាប់ការរចនាស្នូល IP របស់អ្នកឧampលេ
8. សម្រាប់កញ្ចប់អភិវឌ្ឍន៍គោលដៅ សូមជ្រើសរើស Agilex I-series Transceiver-SoC Dev Kit
9. ចុចបង្កើត Exampប៊ូតុងរចនា។ ការជ្រើសរើស Exampបង្អួចបញ្ជីឈ្មោះរចនាលេចឡើង។
10. ប្រសិនបើអ្នកចង់កែប្រែការរចនា example ផ្លូវថត ឬឈ្មោះពីលំនាំដើមដែលបានបង្ហាញ (alt_e25_f_0_example_design) រកមើលផ្លូវថ្មី ហើយវាយ ex design ថ្មី។ampឈ្មោះ​ថត (ample_dir>) ។
11. ចុចយល់ព្រម។

២.៥. រចនា Example ប៉ារ៉ាម៉ែត្រ
តារាង 2 ។ ប៉ារ៉ាម៉ែត្រនៅក្នុង Exampផ្ទាំងរចនា

ប៉ារ៉ាម៉ែត្រ	ការពិពណ៌នា
Example រចនា	អាចប្រើបាន ឧample រចនាសម្រាប់ការកំណត់ប៉ារ៉ាម៉ែត្រ IP ។ មានតែឆានែលតែមួយប៉ុណ្ណោះ ឧampការរចនា le ត្រូវបានគាំទ្រសម្រាប់ IP នេះ។
Example រចនា Files	នេះ។ files ដើម្បីបង្កើតសម្រាប់ដំណាក់កាលអភិវឌ្ឍន៍ផ្សេងៗគ្នា។ • ការក្លែងធ្វើ - បង្កើតការចាំបាច់ files សម្រាប់ក្លែងធ្វើអតីតampការរចនាឡេ។ • ការសំយោគ - បង្កើតការសំយោគ fileស. ប្រើទាំងនេះ files ដើម្បីចងក្រងការរចនានៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition សម្រាប់ការធ្វើតេស្តផ្នែករឹង និងធ្វើការវិភាគពេលវេលាឋិតិវន្ត។
បង្កើត File ទម្រង់	ទម្រង់នៃ RTL files សម្រាប់ការក្លែងធ្វើ - Verilog ។
ជ្រើសរើសក្រុមប្រឹក្សាភិបាល	ផ្នែករឹងដែលគាំទ្រសម្រាប់ការអនុវត្តការរចនា។ នៅពេលអ្នកជ្រើសរើសក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Intel FPGA សូមប្រើឧបករណ៍ AGIB027R31B1E2VRO ជាឧបករណ៍គោលដៅសម្រាប់ការរចនា exampជំនាន់។ Agilex I-series Transceiver-SoC Dev Kit៖ ជម្រើសនេះអនុញ្ញាតឱ្យអ្នកសាកល្បងការរចនា exampនៅលើឧបករណ៍អភិវឌ្ឍន៍ Intel FPGA IP ដែលបានជ្រើសរើស។ ជម្រើសនេះជ្រើសរើសឧបករណ៍គោលដៅនៃ AGIB027R31B1E2VRO ដោយស្វ័យប្រវត្តិ។ ប្រសិនបើការកែប្រែក្តាររបស់អ្នកមានកម្រិតឧបករណ៍ផ្សេងគ្នា អ្នកអាចផ្លាស់ប្តូរឧបករណ៍គោលដៅ។ គ្មាន៖ ជម្រើសនេះមិនរាប់បញ្ចូលទិដ្ឋភាពផ្នែករឹងសម្រាប់ការរចនា exampលេ

១.៣. ការបង្កើតក្បឿង Files

Support-Logic Generation គឺជាជំហានសំយោគមុនដែលប្រើដើម្បីបង្កើតដែលទាក់ទងនឹងក្បឿង files ត្រូវការសម្រាប់ការក្លែងធ្វើ និងការរចនាផ្នែករឹង។ ការបង្កើតក្បឿងត្រូវបានទាមទារសម្រាប់ទាំងអស់គ្នា
ការក្លែងធ្វើការរចនាផ្អែកលើក្បឿង F ។ អ្នកត្រូវតែបំពេញជំហាននេះមុនពេលការក្លែងធ្វើ។

1. នៅប្រអប់បញ្ចូលពាក្យបញ្ជា រុករកទៅថតឯកសារ compilation_test_design នៅក្នុងអតីតរបស់អ្នក។ampការរចនា៖ ស៊ីឌី /compilation_test_design ។
2. ដំណើរការពាក្យបញ្ជាខាងក្រោម៖ quartus_tlg alt_eth_25g

១.៤. ការក្លែងធ្វើ F-tile 1.4G Ethernet Intel FPGA IP Design 
Exampនៅ Testbench
អ្នកអាចចងក្រង និងក្លែងធ្វើការរចនាដោយដំណើរការស្គ្រីបក្លែងធ្វើពីប្រអប់បញ្ចូលពាក្យបញ្ជា។

1. នៅប្រអប់បញ្ចូលពាក្យបញ្ជា ផ្លាស់ប្តូរ testbench ក្លែងធ្វើថតការងារ៖ ស៊ីឌីample_dir>/ex_25g/sim ។
2. ដំណើរការការក្លែងធ្វើការដំឡើង IP៖ ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

តារាង 3. ជំហានដើម្បីក្លែងធ្វើ Testbench

ក្លែងធ្វើ	សេចក្តីណែនាំ
VCS*	នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ sh run_vcs.sh
QuestaSim*	នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ vsim -do run_vsim.do -logfile vsim.log ប្រសិនបើអ្នកចូលចិត្តក្លែងធ្វើដោយមិនបង្ហាញ QuestaSim GUI វាយ vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ sh run_xcelium.sh

ការក្លែងធ្វើជោគជ័យបញ្ចប់ដោយសារខាងក្រោម៖
ការក្លែងធ្វើបានឆ្លងកាត់។ ឬ Testbench បញ្ចប់។
បន្ទាប់ពីការបញ្ចប់ដោយជោគជ័យអ្នកអាចវិភាគលទ្ធផល។
១.៦. ការចងក្រង និងកំណត់រចនាសម្ព័ន្ធ Example ក្នុង Hardware
កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រស្នូល 25G Ethernet Intel FPGA IP អនុញ្ញាតឱ្យអ្នកចងក្រង និងកំណត់រចនាសម្ព័ន្ធ example នៅលើឧបករណ៍អភិវឌ្ឍន៍គោលដៅ។

ដើម្បីចងក្រង និងកំណត់រចនាសម្ព័ន្ធ exampលើផ្នែករឹង សូមអនុវត្តតាមជំហានទាំងនេះ៖

1. បើកដំណើរការកម្មវិធី Intel Quartus Prime Pro Edition ហើយជ្រើសរើសដំណើរការ ➤ ចាប់ផ្តើមការចងក្រង ដើម្បីចងក្រងការរចនា។
2. បន្ទាប់ពីអ្នកបង្កើតវត្ថុ SRAM file .sof សូមអនុវត្តតាមជំហានទាំងនេះ ដើម្បីរៀបចំកម្មវិធីរចនាផ្នែករឹង ឧample នៅលើឧបករណ៍ Intel Agilex៖
   ក. នៅលើ Tools menu ចុច Programmer ។
   ខ. នៅក្នុង Programmer ចុច Hardware Setup។
   គ. ជ្រើសរើសឧបករណ៍សរសេរកម្មវិធី។
   ឃ. ជ្រើសរើស និងបន្ថែមបន្ទះ Intel Agilex ទៅវគ្គ Intel Quartus Prime Pro Edition របស់អ្នក។
   អ៊ី ត្រូវប្រាកដថារបៀបត្រូវបានកំណត់ទៅ JTAG.
   f. ជ្រើសរើសឧបករណ៍ Intel Agilex ហើយចុច បន្ថែមឧបករណ៍។ អ្នកសរសេរកម្មវិធីបង្ហាញ
   ដ្យាក្រាមប្លុកនៃការតភ្ជាប់រវាងឧបករណ៍នៅលើក្តាររបស់អ្នក។
   g. នៅក្នុងជួរជាមួយ .sof របស់អ្នក សូមធីកប្រអប់សម្រាប់ .sof ។
   h ធីកប្រអប់នៅក្នុងជួរឈរកម្មវិធី/កំណត់រចនាសម្ព័ន្ធ។
   ខ្ញុំ ចុចចាប់ផ្តើម។

១.៦. ការធ្វើតេស្ត F-tile 1.6G Ethernet Intel FPGA IP Hardware Design Example
បន្ទាប់ពីអ្នកចងក្រង F-tile 25G Ethernet Intel FPGA IP core design example ហើយកំណត់រចនាសម្ព័ន្ធវានៅលើឧបករណ៍ Intel Agilex របស់អ្នក អ្នកអាចប្រើ System Console ដើម្បីសរសេរកម្មវិធី IP core ។
ដើម្បីបើក System Console និងសាកល្បងការរចនាផ្នែករឹង exampដូច្នេះ សូមអនុវត្តតាមជំហានទាំងនេះ៖

1. នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition សូមជ្រើសរើស Tools ➤ System
   ឧបករណ៍បំបាត់កំហុស ➤ System Console ដើម្បីបើកដំណើរការកុងសូលប្រព័ន្ធ។
2. នៅក្នុងផ្ទាំង Tcl Console វាយ cd hwtest ដើម្បីផ្លាស់ប្តូរថតទៅ / hardware_test_design/hwtest ។
3. វាយប្រភព main.tcl ដើម្បីបើកការតភ្ជាប់ទៅ JTAG មេ។

អនុវត្តតាមនីតិវិធីសាកល្បងនៅក្នុងផ្នែកតេស្តផ្នែករឹងនៃការរចនា example និងសង្កេតមើលលទ្ធផលតេស្តនៅក្នុង System Console។

F-tile 25G Ethernet Design Example សម្រាប់ឧបករណ៍ Intel Agilex

F-tile 25G Ethernet design example បង្ហាញដំណោះស្រាយអ៊ីសឺរណិតសម្រាប់ឧបករណ៍ Intel Agilex ដោយប្រើ 25G Ethernet Intel FPGA IP core ។
បង្កើតការរចនា example ពី Example ផ្ទាំងរចនានៃកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ 25G Ethernet Intel FPGA IP ។ អ្នកក៏អាចជ្រើសរើសដើម្បីបង្កើតការរចនាដោយមានឬគ្មាន
មុខងារកែកំហុសបញ្ជូនបន្ត Reed-Solomon (RS-FEC) ។
2.1. លក្ខណៈពិសេស

• គាំទ្រឆានែលអ៊ីសឺរណិតតែមួយដែលដំណើរការនៅ 25G ។
• បង្កើតការរចនា ឧample ជាមួយនឹងមុខងារ RS-FEC ។
• ផ្តល់នូវ testbench និងស្គ្រីបក្លែងធ្វើ។
• Instantiates F-Tile Reference និង System PLL Clocks Intel FPGA IP ដោយផ្អែកលើការកំណត់ IP ។

១.១. តម្រូវការផ្នែករឹង និងកម្មវិធី
Intel ប្រើផ្នែករឹង និងសូហ្វវែរខាងក្រោមដើម្បីសាកល្បងការរចនា example នៅក្នុងប្រព័ន្ធលីនុច៖

• កម្មវិធី Intel Quartus Prime Pro Edition ។
• Siemens* EDA QuestaSim, Synopsys* VCS, និង Cadence Xcelium simulator ។
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) សម្រាប់ការធ្វើតេស្តផ្នែករឹង។

2.3. ការពិពណ៌នាមុខងារ
F-tile 25G Ethernet design example មានវ៉ារ្យ៉ង់ស្នូល MAC + PCS + PMA ។ ដ្យាក្រាមប្លុកខាងក្រោមបង្ហាញពីធាតុផ្សំនៃការរចនា និងសញ្ញាកម្រិតកំពូលនៃវ៉ារ្យ៉ង់ស្នូល MAC + PCS + PMA នៅក្នុង F-tile 25G Ethernet design exampលេ
រូបភាពទី 5. Block Diagram—F-tile 25G Ethernet Design Example (MAC+PCS+PMA Core Variant)

២.៥. ធាតុផ្សំនៃការរចនា
តារាង 4 ។ សមាសធាតុរចនា

សមាសភាគ	ការពិពណ៌នា
F-tile 25G Ethernet Intel FPGA IP	រួមមាន MAC, PCS, និង Transceiver PHY ជាមួយនឹងការកំណត់រចនាសម្ព័ន្ធដូចខាងក្រោម៖ • វ៉ារ្យ៉ង់ស្នូល៖ MAC+PCS+PMA • បើកការគ្រប់គ្រងលំហូរ៖ ស្រេចចិត្ត • បើកដំណើរការបង្កើតកំហុសតំណ៖ ស្រេចចិត្ត • បើកការឆ្លងកាត់ជាមុន៖ ស្រេចចិត្ត • បើកការប្រមូលស្ថិតិ៖ ស្រេចចិត្ត • បើកដំណើរការបញ្ជរស្ថិតិ MAC៖ ស្រេចចិត្ត • ប្រេកង់នាឡិកាយោង: 156.25 សម្រាប់ការរចនា example ជាមួយនឹងលក្ខណៈពិសេស RS-FEC ប៉ារ៉ាម៉ែត្របន្ថែមខាងក្រោមត្រូវបានកំណត់រចនាសម្ព័ន្ធ៖ • បើកដំណើរការ RS-FEC៖ ស្រេចចិត្ត
ឯកសារយោង F-Tile និងប្រព័ន្ធ PLL នាឡិកា Intel FPGA IP	F-Tile Reference and System PLL Clocks Intel FPGA IP parameter editor settings ស្របតាមតម្រូវការនៃ F-tile 25G Ethernet Intel FPGA IP ។ ប្រសិនបើអ្នកបង្កើតការរចនា exampប្រើ បង្កើត Example រចនា ប៊ូតុងនៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP IP ភ្លាមៗដោយស្វ័យប្រវត្តិ។ ប្រសិនបើអ្នកបង្កើតការរចនាផ្ទាល់ខ្លួនរបស់អ្នក ឧampដូច្នេះ អ្នកត្រូវតែធ្វើឱ្យ IP នេះភ្លាមៗដោយដៃ ហើយភ្ជាប់ច្រក I/O ទាំងអស់។ សម្រាប់ព័ត៌មានអំពី IP នេះ សូមមើល ស្ថាបត្យកម្ម F-Tile និង PMA និង FEC Direct PHY IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់.
តក្កវិជ្ជារបស់អតិថិជន	រួមមានៈ • ម៉ាស៊ីនភ្លើងចរាចរណ៍ ដែលបង្កើតកញ្ចប់ព័ត៌មានផ្ទុះទៅកាន់ 25G Ethernet Intel FPGA IP core សម្រាប់បញ្ជូន។ • ម៉ូនីទ័រចរាចរណ៍ ដែលត្រួតពិនិត្យកញ្ចប់ព័ត៌មានដែលផ្ទុះចេញពី 25G Ethernet Intel FPGA IP core។
ប្រភព និង អង្កេត	ប្រភព និងសញ្ញាស៊ើបអង្កេត រួមទាំងសញ្ញាបញ្ចូលកំណត់ប្រព័ន្ធឡើងវិញ ដែលអ្នកអាចប្រើសម្រាប់ការកែកំហុស។

ព័ត៌មានពាក់ព័ន្ធ
ស្ថាបត្យកម្ម F-Tile និង PMA និង FEC Direct PHY IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់

ការក្លែងធ្វើ

Testbench បញ្ជូនចរាចរតាមរយៈស្នូល IP អនុវត្តផ្នែកបញ្ជូន និងផ្នែកទទួលនៃស្នូល IP ។
២.៣.១. កៅអីសាកល្បង
រូបភាពទី 6. ដ្យាក្រាមប្លុកនៃ F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

តារាង 5. សមាសភាគ Testbench

សមាសភាគ	ការពិពណ៌នា
ឧបករណ៍ស្ថិតក្រោមការសាកល្បង (DUT)	ស្នូល 25G Ethernet Intel FPGA IP ។
ម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មានអ៊ីសឺរណិត និងម៉ូនីទ័រកញ្ចប់ព័ត៌មាន	• ម៉ាស៊ីនបង្កើតកញ្ចប់បង្កើតស៊ុម និងបញ្ជូនទៅកាន់ DUT ។ • Packet Monitor ត្រួតពិនិត្យផ្លូវទិន្នន័យ TX និង RX ហើយបង្ហាញស៊ុមនៅក្នុងកុងសូលក្លែងធ្វើ។
ឯកសារយោង F-Tile និងប្រព័ន្ធ PLL នាឡិកា Intel FPGA IP	បង្កើតឧបករណ៍បញ្ជូន និងនាឡិកាយោង PLL ប្រព័ន្ធ។

២.៣. ការរចនាក្លែងធ្វើ Example សមាសភាគ
តារាង 6. F-tile 25G Ethernet Design Exampនៅ Testbench File ការពិពណ៌នា

File ឈ្មោះ	ការពិពណ៌នា
Testbench និងការក្លែងធ្វើ Files
មូលដ្ឋាន_avl_tb_top.v	កៅអីសាកល្បងកម្រិតកំពូល file. Testbench ធ្វើឱ្យ DUT ភ្លាមៗ ដំណើរការការកំណត់រចនាសម្ព័ន្ធដែលកំណត់ដោយអង្គចងចាំ Avalon® លើធាតុផ្សំនៃការរចនា និងតក្កវិជ្ជារបស់អតិថិជន ហើយផ្ញើ និងទទួលកញ្ចប់ព័ត៌មានទៅ ឬពី 25G Ethernet Intel FPGA IP ។
ស្គ្រីប Testbench
បន្ត…

File ឈ្មោះ	ការពិពណ៌នា
run_vsim.do	ស្គ្រីប ModelSim ដើម្បីដំណើរការ testbench ។
run_vcs.sh	ស្គ្រីប Synopsys VCS ដើម្បីដំណើរការ testbench ។
run_xcelium.sh	ស្គ្រីប Cadence Xcelium ដើម្បីដំណើរការ testbench ។

២.៤.៣. ករណីសាកល្បង
ករណីសាកល្បងក្លែងធ្វើអនុវត្តសកម្មភាពដូចខាងក្រោមៈ

1. Instantiates F-tile 25G Ethernet Intel FPGA IP និង F-Tile Reference និងប្រព័ន្ធ PLL Clocks Intel FPGA IP ។
2. រង់ចាំនាឡិកា RX និងសញ្ញាស្ថានភាព PHY ដើម្បីដោះស្រាយ។
3. បោះពុម្ពស្ថានភាព PHY ។
4. ផ្ញើ និងទទួលទិន្នន័យត្រឹមត្រូវចំនួន 10 ។
5. វិភាគលទ្ធផល។ Testbench ជោគជ័យបង្ហាញ "Testbench ពេញលេញ" ។

សample output បង្ហាញពីការដំណើរការសាកល្បងដោយជោគជ័យ៖

ការចងក្រង

អនុវត្តតាមនីតិវិធីក្នុងការចងក្រង និងកំណត់រចនាសម្ព័ន្ធ Example ក្នុង Hardware ដើម្បីចងក្រង និងកំណត់រចនាសម្ព័ន្ធ example នៅក្នុងផ្នែករឹងដែលបានជ្រើសរើស។
អ្នកអាចប៉ាន់ស្មានការប្រើប្រាស់ធនធាន និង Fmax ដោយប្រើ ឧampលេ អ្នកអាចចងក្រងការរចនារបស់អ្នកដោយប្រើពាក្យបញ្ជា Start Compilation នៅលើ
ម៉ឺនុយដំណើរការនៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition ។ ការចងក្រងដោយជោគជ័យបង្កើតការសង្ខេបរបាយការណ៍ចងក្រង។
សម្រាប់ព័ត៌មានបន្ថែម សូមមើលការចងក្រងការរចនានៅក្នុងការណែនាំអ្នកប្រើប្រាស់ Intel Quartus Prime Pro Edition ។
ព័ត៌មានពាក់ព័ន្ធ

• ការចងក្រង និងកំណត់រចនាសម្ព័ន្ធ Example in Hardware នៅទំព័រ 7
• ការចងក្រងការរចនានៅក្នុងការណែនាំអ្នកប្រើប្រាស់ Intel Quartus Prime Pro Edition

2.6. ការធ្វើតេស្តផ្នែករឹង
នៅក្នុងការរចនាផ្នែករឹង ឧampដូច្នេះ អ្នកអាចសរសេរកម្មវិធីស្នូល IP នៅក្នុងរបៀបរង្វិលជុំសៀរៀលខាងក្នុង និងបង្កើតចរាចរនៅលើផ្នែកបញ្ជូនដែលវិលត្រឡប់មកវិញតាមរយៈផ្នែកទទួល។
អនុវត្តតាមនីតិវិធីនៅតំណភ្ជាប់ព័ត៌មានពាក់ព័ន្ធដែលបានផ្តល់ដើម្បីសាកល្បងការរចនា example នៅក្នុងផ្នែករឹងដែលបានជ្រើសរើស។
ព័ត៌មានពាក់ព័ន្ធ
ការធ្វើតេស្ត F-tile 25G Ethernet Intel FPGA IP Hardware Design Example នៅលើទំព័រ 8
នីតិវិធីសាកល្បង
អនុវត្តតាមជំហានទាំងនេះដើម្បីសាកល្បងការរចនា exampនៅ​ក្នុង​ផ្នែក​រឹង​:

1. មុនពេលអ្នកដំណើរការការធ្វើតេស្តផ្នែករឹងសម្រាប់ការរចនានេះ exampដូច្នេះ អ្នកត្រូវតែកំណត់ប្រព័ន្ធឡើងវិញ៖
   ក. ចុច Tools ➤ In-System Sources & Probes Editor tool for the default Source and Probe GUI.
   ខ. បិទបើកសញ្ញាកំណត់ប្រព័ន្ធឡើងវិញ (ប្រភព [3:0]) ពីលេខ 7 ដល់លេខ 8 ដើម្បីអនុវត្តការកំណត់ឡើងវិញ និងបញ្ជូនសញ្ញាកំណត់ប្រព័ន្ធឡើងវិញទៅលេខ 7 ដើម្បីបញ្ចេញប្រព័ន្ធពីស្ថានភាពកំណត់ឡើងវិញ។
   គ. ត្រួតពិនិត្យសញ្ញា Probe និងធានាថាស្ថានភាពត្រឹមត្រូវ។
2. នៅក្នុងកុងសូលប្រព័ន្ធ សូមចូលទៅកាន់ថតឯកសារ hwtest ហើយដំណើរការពាក្យបញ្ជា៖ ប្រភព main.tcl ដើម្បីជ្រើសរើស JTAG មេ។ តាមលំនាំដើម JTAG មេនៅលើ JTAG ខ្សែសង្វាក់ត្រូវបានជ្រើសរើស។ ដើម្បីជ្រើសរើស JTAG មេសម្រាប់ឧបករណ៍ Intel Agilex ដំណើរការពាក្យបញ្ជានេះ៖ set_jtag <number of appropriate JTAG មេ > ។ ឧampលេ៖ set_jtag 1.
3. ដំណើរការពាក្យបញ្ជាខាងក្រោមនៅក្នុងកុងសូលប្រព័ន្ធ ដើម្បីចាប់ផ្តើមការសាកល្បងរង្វិលជុំសៀរៀល៖

តារាង 7. ប៉ារ៉ាម៉ែត្រពាក្យបញ្ជា

ប៉ារ៉ាម៉ែត្រ	ការពិពណ៌នា	Exampការប្រើប្រាស់
chkphy_ស្ថានភាព	បង្ហាញប្រេកង់នាឡិកា និងស្ថានភាពចាក់សោ PHY ។	%chkphy_status 0 # ពិនិត្យស្ថានភាពនៃតំណ 0
chkmac_stats	បង្ហាញតម្លៃនៅក្នុងបញ្ជរស្ថិតិ MAC ។	% chkmac_stats 0 # ពិនិត្យ​រាប់ស្ថិតិ mac នៃតំណ 0
clear_all_stats	សម្អាតឧបករណ៍រាប់ស្ថិតិ IP ស្នូល។	% clear_all_stats 0 # ជម្រះស្ថិតិរាប់នៃតំណ 0
start_gen	ចាប់ផ្តើមម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។	% start_gen 0 # ចាប់ផ្តើមការបង្កើតកញ្ចប់ព័ត៌មាននៅលើតំណ 0
stop_gen	បញ្ឈប់ម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។	%stop_gen 0 # បញ្ឈប់ការបង្កើតកញ្ចប់ព័ត៌មាននៅលើតំណ 0
loop_on	បើកដំណើរការរង្វិលជុំសៀរៀលខាងក្នុង។	% loop_on 0 # បើករង្វិលជុំខាងក្នុងនៅលើតំណ 0
loop_off	បិទ​ការ​ត្រឡប់​ស៊េរី​ខាងក្នុង។	% loop_off 0 # បិទរង្វិលជុំខាងក្នុងនៅលើតំណ 0
reg_read	ត្រឡប់តម្លៃចុះឈ្មោះស្នូល IP នៅ .	% reg_read 0x402 # អាន IP CSR ចុះឈ្មោះនៅអាសយដ្ឋាន 402 នៃតំណ 0
reg_write	សរសេរ ទៅកាន់ IP ស្នូលចុះឈ្មោះនៅអាសយដ្ឋាន .	% reg_write 0x401 0x1 # សរសេរ 0x1 ទៅ IP CSR ចុះឈ្មោះ scratch នៅអាសយដ្ឋាន 401 នៃតំណ 0

ក. វាយ loop_on ដើម្បីបើករបៀបរង្វិលជុំសៀរៀលខាងក្នុង។
ខ. វាយ chkphy_status ដើម្បីពិនិត្យមើលស្ថានភាពរបស់ PHY ។ ស្ថានភាព TXCLK, RXCLK, និង RX គួរតែមានតម្លៃដូចគ្នាដែលបានបង្ហាញខាងក្រោមសម្រាប់តំណភ្ជាប់ដែលមានស្ថេរភាព៖

គ. វាយ clear_all_stats ដើម្បីជម្រះបញ្ជីស្ថិតិ TX និង RX ។
ឃ. វាយ start_gen ដើម្បីចាប់ផ្តើមបង្កើតកញ្ចប់ព័ត៌មាន។
អ៊ី វាយ stop_gen ដើម្បីបញ្ឈប់ការបង្កើតកញ្ចប់ព័ត៌មាន។
f. វាយ chkmac_stats ដើម្បីអានតារាងស្ថិតិ TX និង RX ។ ត្រូវប្រាកដថា៖
ខ្ញុំ ស៊ុមកញ្ចប់ព័ត៌មានដែលបានបញ្ជូនត្រូវគ្នានឹងស៊ុមកញ្ចប់ព័ត៌មានដែលទទួលបាន។
ii. គ្មានស៊ុមកំហុសត្រូវបានទទួល។
g. វាយ loop_off ដើម្បីបិទរង្វិលជុំសៀរៀលខាងក្នុង។
រូបភាពទី 7 ។ Sample Test Output—TX និង RX Statistics Counters

ប្រវត្តិកែប្រែឯកសារសម្រាប់ F-tile 25G Ethernet FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

កំណែឯកសារ	កំណែ Intel Quartus Prime	កំណែ IP	ការផ្លាស់ប្តូរ
2022.10.14	22.3	1.0.0	ការចេញផ្សាយដំបូង។

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
អាយអេសអូ
១៦:៩
បានចុះឈ្មោះ

កំណែអនឡាញ
ផ្ញើមតិកែលម្អ
លេខសម្គាល់៖ 750200
កំណែ៖ 2022.10.14

ឯកសារ/ធនធាន

intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] ការណែនាំអ្នកប្រើប្រាស់ F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Exampលេ, ១៥០

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់