Intel® FPGA P-Tile Avalon ®
Pretočni IP za PCI Express*
Oblikovanje Example Uporabniški priročnik
Posodobljeno za Intel®
Quartus® Prime Design Suite: 21.3
Različica IP: 6.0.0
Uporabniški priročnik

Oblikovanje Example Opis

1.1. Funkcionalni opis za načrtovanje programiranega vhoda/izhoda (PIO), nprample

PIO design example izvaja prenose pomnilnika iz gostiteljskega procesorja v ciljno napravo. V tem bivšemample, gostiteljski procesor zahteva MemRd in emWr z eno besedo
TLP-ji.
PIO design example samodejno ustvari fileje potrebno za simulacijo in prevajanje v programski opremi Intel Prime. Dizajn example pokriva širok razpon parametrov. Vendar pa ne zajema vseh možnih parametrizacij P-Tile Hard IP za PCIe.
Ta oblika nprampvsebuje naslednje komponente:

• Ustvarjena različica P-Tile Avalon Streaming Hard IP Endpoint (DUT) s parametri, ki ste jih določili. Ta komponenta poganja podatke TLP, prejete v aplikacijo PIO
• Komponenta aplikacije PIO (APPS), ki izvaja potrebno prevajanje med TLP-ji PCI Express in preprostimi zapisi in branji v pomnilnik čipa Avalon-MM.
• Komponenta pomnilnika na čipu (MEM). Za dizajn 1×16 nprample je pomnilnik na čipu sestavljen iz enega 16 KB pomnilniškega bloka. Za dizajn 2×8 nprample je pomnilnik na čipu sestavljen iz dveh 16 KB pomnilniških blokov.
• IP za sprostitev ponastavitve: Ta IP zadrži krmilno vezje v ponastavitvi, dokler naprava popolnoma ne preide v uporabniški način. FPGA potrdi izhod INIT_DONE, da signalizira, da je naprava v uporabniškem načinu. IP Reset Release ustvari obrnjeno različico notranjega signala INIT_DONE, da ustvari izhod nINIT_DONE, ki ga lahko uporabite za svoj načrt. Signal nINIT_DONE je visok, dokler celotna naprava ne preide v uporabniški način. Ko nINIT_DONE potrdi (nizko), je vsa logika v uporabniškem načinu in deluje normalno. Signal nINIT_DONE lahko uporabite na enega od naslednjih načinov:
  • Za prehod zunanje ali notranje ponastavitve.
  • Za prehod vhoda ponastavitve v sprejemnik-sprejemnik in V/I PLL.
  • Za preprečevanje možnosti pisanja načrtovalskih blokov, kot so vgrajeni pomnilniški bloki, avtomat stanja in premični registri.
  • Za sinhrono vožnjo registra ponastavite vhodna vrata v vaši zasnovi.

Preizkusna miza za simulacijo ustvari primer zasnove PIO nprample in korenska vrata BFM za vmesnik s ciljno končno točko.
Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke so lahko last drugih.
ISO 9001:2015 Registriran
Slika 1. Blok diagram za oblikovalca platforme PIO 1×16 Design Example Simulation Testbench

Slika 2. Blok diagram za oblikovalca platforme PIO 2×8 Design Example Simulation Testbench

Testni program zapisuje in bere nazaj podatke z iste lokacije v pomnilniku na čipu. Prebrane podatke primerja s pričakovanim rezultatom. Preizkus poroča: »Simulacija ustavljena zaradi uspešnega zaključka«, če se ne pojavi nobena napaka. P-Tile Avalon
Oblikovanje pretakanja nprample podpira naslednje konfiguracije:

• Končna točka Gen4 x16
• Končna točka Gen3 x16
• Gen4 x8x8 Končna točka
• Gen3 x8x8 Končna točka

Opomba: Preizkusna miza za simulacijo za zasnovo PCIe x8x8 PIO nprampDatoteka je konfigurirana za eno samo povezavo PCIe x8, čeprav dejanska zasnova izvaja dve povezavi PCIe x8.
Opomba: Ta oblika nprample podpira samo privzete nastavitve v urejevalniku parametrov P-tile Avalon Streaming IP za PCI Express.
Slika 3. Vsebina sistema Platform Designer za P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
Platform Designer ustvari to zasnovo za različice do Gen4 x16.

Slika 4. Vsebina sistema Platform Designer za P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
Platform Designer generira to zasnovo za do Gen4 x8x8 različice.

1.2. Funkcionalni opis za enokorensko V/I virtualizacijo (SR-IOV) Example
Dizajn SR-IOV example izvaja prenose pomnilnika iz gostiteljskega procesorja v ciljno napravo. Podpira do dva PF in 32 VF na PF.
Dizajn SR-IOV example samodejno ustvari filepotrebno za simulacijo in prevajanje v programski opremi Intel Quartus Prime. Prevedeno zasnovo lahko prenesete na
razvojni komplet Intel Stratix® 10 DX ali razvojni komplet Intel Agilex™.
Ta oblika nprampvsebuje naslednje komponente:

• Ustvarjena različica IP končne točke P-Tile Avalon Streaming (Avalon-ST) (DUT) s parametri, ki ste jih podali. Ta komponenta poganja prejete podatke TLP v aplikacijo SR-IOV.
• Komponenta aplikacije SR-IOV (APPS), ki izvaja potrebno prevajanje med TLP-ji PCI Express in preprostimi zapisi in branji Avalon-ST v pomnilnik na čipu. Za komponento SR-IOV APPS bo TLP za branje pomnilnika ustvaril dokončanje s podatki.
  • Za dizajn SR-IOV nprample z dvema PF in 32 VF na PF obstaja 66 pomnilniških lokacij, kiample lahko dostopa. Dva PF-ja lahko dostopata do dveh pomnilniških lokacij, medtem ko lahko 64 VF-jev (2 x 32) dostopa do 64 pomnilniških lokacij.
• IP za ponastavitev izdaje.
  Preizkuševalna naprava za simulacijo ustvari primer zasnove SR-IOV nprample in korenska vrata BFM za vmesnik s ciljno končno točko.

Slika 5. Blokovni diagram za oblikovalca platforme SR-IOV 1×16 Design Example Simulation Testbench

Slika 6. Blokovni diagram za oblikovalca platforme SR-IOV 2×8 Design Example Simulation Testbench

Preskusni program zapisuje in bere nazaj podatke z iste lokacije v pomnilniku na čipu v 2 PF in 32 VF na PF. Prebrane podatke primerja s pričakovanimi
rezultat. Preizkus poroča: »Simulacija ustavljena zaradi uspešnega zaključka«, če se ne pojavi nobena napaka.
Dizajn SR-IOV example podpira naslednje konfiguracije:

• Končna točka Gen4 x16
• Končna točka Gen3 x16
• Gen4 x8x8 Končna točka
• Gen3 x8x8 Končna točka

Slika 7. Vsebina sistema Platform Designer za P-Tile Avalon-ST s SR-IOV za PCI Express 1×16 Design Example

Slika 8. Vsebina sistema Platform Designer za P-Tile Avalon-ST s SR-IOV za PCI Express 2×8 Design Example

Vodnik za hiter začetek

S programsko opremo Intel Quartus Prime lahko ustvarite načrt programiranega V/I (PIO), nprampza jedro Intel FPGA P-Tile Avalon-ST Hard IP for PCI Express* IP. Ustvarjena zasnova nprample odraža parametre, ki jih določite. PIO example prenaša podatke iz gostiteljskega procesorja v ciljno napravo. Primeren je za aplikacije z nizko pasovno širino. Ta oblika nprample samodejno ustvari filepotrebno za simulacijo in prevajanje v programski opremi Intel Quartus Prime. Prevedeno zasnovo lahko prenesete na svojo razvojno ploščo FPGA. Za prenos na strojno opremo po meri posodobite nastavitve Intel Quartus Prime File (.qsf) s pravilnimi dodelitvami nožic. Slika 9. Razvojni koraki za oblikovanje Example

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke so lahko last drugih.
ISO 9001:2015 Registriran
2.1. Struktura imenika
Slika 10. Struktura imenika za ustvarjeno zasnovo, nprample

2.2. Ustvarjanje načrta Example
Slika 11. Postopek

1. V programski opremi Intel Quartus Prime Pro Edition ustvarite nov projekt (File ➤ Čarovnik za nov projekt).
2. Določite imenik, ime in entiteto najvišje ravni.
3. Za Vrsta projekta sprejmite privzeto vrednost, Prazen projekt. Kliknite Naprej.
4. Za Dodaj Files kliknite Naprej.
5. Za družino, nastavitve naprave in plošče pod družino izberite Intel Agilex ali Intel Stratix 10.
6. Če ste v zadnjem koraku izbrali Intel Stratix 10, izberite Stratix 10 DX v spustnem meniju Naprava.
7. Izberite ciljno napravo za svoj dizajn.
8. Kliknite Dokončaj.
9. V katalogu IP poiščite in dodajte trdi IP Intel P-Tile Avalon-ST za PCI Express.
10. V pogovornem oknu New IP Variant podajte ime za svoj IP. Kliknite Ustvari.
11. Na zavihkih Nastavitve najvišje ravni in Nastavitve PCIe* določite parametre za svojo različico IP. Če uporabljate dizajn SR-IOV nprample naredite naslednje korake, da omogočite SR-IOV:
    a. Na zavihku PCIe* Device pod zavihkom PCIe* PCI Express / PCI Capabilities potrdite polje Omogoči več fizičnih funkcij.
    b. Na zavihku PCIe* Multifunction and SR-IOV System Settings potrdite polje Omogoči podporo SR-IOV in določite število PF-jev in VF-jev. Za konfiguracije x8 potrdite polja Omogoči več fizičnih funkcij in Omogoči podporo SR-IOV za zavihka PCIe0 in PCIe1.
    c. Na zavihku PCIe* MSI-X pod zavihkom PCIe* PCI Express / PCI Capabilities po potrebi omogočite funkcijo MSI-X.
    d. Na kartici PCIe* Base Address Registers omogočite BAR0 za PF in VF.
    e. Druge nastavitve parametrov niso podprte za to zasnovo, nprample.
12. Na ExampNa zavihku Designs naredite naslednje izbire:
    a. Za nprample Oblikovanje Files, vklopite možnosti Simulacija in Sinteza.
    Če ne potrebujete te simulacije ali sinteze files, če pustite ustrezne možnosti izklopljene, znatno zmanjšate exampčas generiranja le dizajna.
    b. Za generirani format HDL je v trenutni izdaji na voljo samo Verilog.
    c. Za ciljni razvojni komplet izberite razvojni komplet Intel Stratix 10 DX P-Tile ES1 FPGA, razvojni komplet Intel Stratix 10 DX P-Tile Production FPGA ali razvojni komplet Intel Agilex F-Series P-Tile ES0 FPGA.
    13. Izberite Generate Example Design za ustvarjanje dizajna nprampdatoteko, ki jo lahko simulirate in prenesete v strojno opremo. Če izberete eno od razvojnih plošč P-Tile, naprava na tej plošči prepiše napravo, ki je bila predhodno izbrana v projektu Intel Quartus Prime, če sta napravi različni. Ko vas poziv pozove, da določite imenik svojega bivšegaample design, lahko sprejmete privzeti imenik, ./intel_pcie_ptile_ast_0_example_design, ali izberite drug imenik.
    Slika 12. Example zavihek Designs
    
13. Kliknite Dokončaj. Lahko shranite svoj .ip file ob pozivu, vendar ni potrebno, da lahko uporabite exampoblikovanje.
14. Odpri example oblikovalski projekt.
15. Sestavite example oblikovalski projekt za ustvarjanje datoteke .sof file za popolno example design. to file je tisto, kar prenesete na ploščo za izvedbo preverjanja strojne opreme.
16. Zapri bivšegaample oblikovalski projekt.
    Upoštevajte, da ne morete spremeniti dodelitve pinov PCIe v projektu Intel Quartus Prime. Vendar pa lahko za olajšanje usmerjanja PCB vzamete advantage od funkcij za zamenjavo voznega pasu in inverzijo polarnosti, ki jih podpira ta IP.

2.3. Simulacija zasnove Example
Nastavitev simulacije vključuje uporabo funkcionalnega modela vodila korenskih vrat (BFM) za izvajanje pretočnega IP-ja P-tile Avalon za PCIe (DUT), kot je prikazano v nadaljevanju
slika.
Slika 13. PIO Design Example Simulation Testbench

Za več podrobnosti o preskusni napravi in ​​modulih v njej glejte Testna naprava na strani 15.
Naslednji diagram poteka prikazuje korake za simulacijo zasnove nprample:
Slika 14. Postopek

1.  Spremenite v imenik simulacije testne mize, / pcie_ed_tb/pcie_ed_tb/sim/ /simulator.
2. Zaženite simulacijski skript za simulator po vaši izbiri. Glejte spodnjo tabelo.
3. Analizirajte rezultate.

Opomba: P-Tile ne podpira vzporednih simulacij PIPE.
Tabela 1. Koraki za zagon simulacije

Simulator	Delovni imenik	Navodila
ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. Prikličite vsim (vtipkajte vsim, kar odpre okno konzole, kjer lahko zaženete naslednje ukaze). 2. naredite msim_setup.tcl Opomba: Namesto 1. in 2. koraka lahko vnesete tudi: vsim -c -do msim_setup.tcl. 3. ld_debug 4. teči -vse 5. Uspešna simulacija se konča z naslednjim sporočilom "Simulacija ustavljena zaradi uspešnega zaključka!"
VCS*	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs	1. Vnesite sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
nadaljevanje ...

Simulator	Delovni imenik	Navodila
		Opomba: zgornji ukaz je ukaz v eni vrstici. 2. Uspešna simulacija se konča z naslednjim sporočilom "Simulacija ustavljena zaradi uspešnega zaključka!" Opomba: Če želite zagnati simulacijo v interaktivnem načinu, uporabite naslednje korake: (če ste že ustvarili izvršljivo datoteko simv v neinteraktivnem načinu, izbrišite simv in simv.diadir) 1. Odprite vcs_setup.sh file in ukazu VCS dodajte možnost odpravljanja napak: vcs -debug_access+r 2. Sestavite načrt nprample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. Zaženite simulacijo v interaktivnem načinu: simv -gui &

Ta preskusna naprava simulira do različice Gen4 x16.
Če se ne pojavi nobena napaka, simulacija poroča »Simulacija ustavljena zaradi uspešnega zaključka«.
2.3.1. Testna miza
Testna miza uporablja modul testnega gonilnika, altpcietb_bfm_rp_gen4_x16.sv, za začetek konfiguracije in pomnilniških transakcij. Ob zagonu modul testnega gonilnika prikaže informacije iz registrov korenskega pristanišča in konfiguracijskega prostora končne točke, tako da lahko povežete parametre, ki ste jih določili z urejevalnikom parametrov.
BivšiampDatotečna zasnova in preskusna naprava sta dinamično ustvarjena na podlagi konfiguracije, ki jo izberete za P-Tile IP za PCIe. Testna naprava uporablja parametre, ki jih določite v urejevalniku parametrov v Intel Quartus Prime. Ta preskusna naprava simulira povezavo PCI Express do ×16 z uporabo serijskega vmesnika PCI Express. Zasnova testne mize omogoča simulacijo več kot ene povezave PCI Express hkrati. Naslednja slika predstavlja visoko raven view projekta PIO prample.
Slika 15. PIO Design Example Simulation Testbench

Najvišja raven preskusne naprave instancira naslednje glavne module:

• altpcietb_bfm_rp_gen4x16.sv —To so korenska vrata PCIe BFM.
  //Pot imenika
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim
• pcie_ed_dut.ip: To je zasnova končne točke s parametri, ki jih določite.
  //Pot imenika
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip: Ta modul je tarča in pobudnik transakcij za oblikovanje PIO example.
  //Pot imenika
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip: Ta modul je cilj in pobudnik transakcij za oblikovanje SR-IOV example.
  //Pot imenika
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

Slika 16. SR-IOV Design Example Simulation Testbench

Poleg tega ima testna miza rutine, ki izvajajo naslednje naloge:

• Generira referenčno uro za končno točko pri zahtevani frekvenci.
• Omogoča ponastavitev PCI Express ob zagonu.

Za več podrobnosti o Root Port BFM glejte poglavje TestBench v uporabniškem priročniku Intel FPGA P-Tile Avalon za pretočni IP za PCI Express.
Povezane informacije
Intel FPGA P-Tile Avalon pretočni IP za PCI Express Uporabniški priročnik
2.3.1.1. Modul testnega gonilnika
Modul testnega gonilnika, intel_pcie_ptile_tbed_hwtcl.v, instancira najvišjo raven BFM, altpcietb_bfm_top_rp.v.
BFM na najvišji ravni opravlja naslednje naloge:

1. Instancira gonilnik in monitor.
2. Instancira BFM korenskih vrat.
3. Instancira serijski vmesnik.

Konfiguracijski modul, altpcietb_g3bfm_configure.v, izvaja naslednje naloge:

1. Konfigurira in dodeli BAR-je.
2. Konfigurira korenska vrata in končno točko.
3. Prikaže obsežne nastavitve prostora za konfiguracijo, BAR, MSI, MSI-X in AER.

2.3.1.2. PIO Design Example Testbench

Spodnja slika prikazuje zasnovo PIO example hierarhija načrtovanja simulacije. Preizkusi za projektiranje PIO nprampdatoteke so definirane s parametrom apps_type_hwtcl, nastavljenim na
3. Testi, ki se izvajajo pod to vrednostjo parametra, so definirani v ebfm_cfg_rp_ep_rootport, find_mem_bar in downstream_loop.
Slika 17. PIO Design Examphierarhija načrtovanja simulacije

Testna miza se začne z usposabljanjem povezav in nato dostopa do konfiguracijskega prostora IP-ja za oštevilčenje. Naloga, imenovana downstream_loop (definirana v korenskih vratih
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) nato izvede preizkus povezave PCIe. Ta test je sestavljen iz naslednjih korakov:

1. Izdajte ukaz za pisanje v pomnilnik, da zapišete eno besedo podatkov v pomnilnik na čipu za končno točko.
2. Izdajte ukaz za branje pomnilnika za branje podatkov iz pomnilnika na čipu.
3. Primerjajte prebrane podatke s podatki za pisanje. Če se ujemata, se test šteje kot uspešno.
4. Ponovite korake 1, 2 in 3 za 10 ponovitev.

Prvi zapis spomina se zgodi okrog 219 nas. Sledi branje pomnilnika na vmesniku Avalon-ST RX trdega IP-ja P-tile za PCIe. Zaključek TLP se pojavi kmalu po zahtevi za branje pomnilnika na vmesniku Avalon-ST TX.
2.3.1.3. SR-IOV Design Example Testbench
Spodnja slika prikazuje zasnovo SR-IOV example hierarhija načrtovanja simulacije. Preizkusi za zasnovo SR-IOV nprample izvaja naloga, imenovana sriov_test,
ki je definiran v altpcietb_bfm_cfbp.sv.
Slika 18. SR-IOV Design Examphierarhija načrtovanja simulacije

Preskusna naprava SR-IOV podpira do dve fizični funkciji (PF) in 32 virtualnih funkcij (VF) na PF.
Testna miza se začne z usposabljanjem povezav in nato dostopa do konfiguracijskega prostora IP-ja za oštevilčenje. Po tem izvede naslednje korake:

1. Pošljite zahtevo za pisanje v pomnilnik v PF, ki ji sledi zahteva za branje pomnilnika, da preberete iste podatke za primerjavo. Če se podatki za branje ujemajo s podatki za pisanje, je
   a Pass. Ta preizkus izvede opravilo, imenovano my_test (definirano v altpcietb_bfm_cfbp.v). Ta preskus se ponovi dvakrat za vsak PF.
2. Pošljite zahtevo za pisanje v pomnilnik v VF, ki ji sledi zahteva za branje pomnilnika, da preberete iste podatke za primerjavo. Če se podatki za branje ujemajo s podatki za pisanje, je
   a Pass. Ta preizkus izvede naloga, imenovana cfbp_target_test (definirana v altpcietb_bfm_cfbp.v). Ta test se ponovi za vsako VF.

Prvi zapis spomina se zgodi okrog 263 nas. Sledi mu branje pomnilnika na vmesniku Avalon-ST RX PF0 trdega IP-ja P-tile za PCIe. Zaključek TLP se pojavi kmalu po zahtevi za branje pomnilnika na vmesniku Avalon-ST TX.
2.4. Sestavljanje načrta Example

1. Pojdite na /intel_pcie_ptile_ast_0_example_design/ in odprite pcie_ed.qpf.
2. Če izberete enega od naslednjih dveh razvojnih kompletov, so nastavitve, povezane z VID, vključene v .qsf file ustvarjenega dizajna nprample in vam jih ni treba dodati ročno. Upoštevajte, da so te nastavitve specifične za ploščo.
   • Razvojni komplet Intel Stratix 10 DX P-Tile ES1 FPGA
   • Razvojni komplet Intel Stratix 10 DX P-Tile Production FPGA
   • Razvojni komplet Intel Agilex F-Series P-Tile ES0 FPGA
3. V meniju Obdelava izberite Začni kompilacijo.

2.5. Namestitev gonilnika jedra Linuxa

Preden lahko preizkusite dizajn nprample v strojni opremi, morate namestiti jedro Linuxa
voznik. Ta gonilnik lahko uporabite za izvedbo naslednjih testov:
• Preizkus povezave PCIe, ki izvede 100 zapisov in branj
• DWORD pomnilniškega prostora
bere in piše
• Konfiguracijski prostor DWORD bere in piše
(1)
Poleg tega lahko uporabite gonilnik za spreminjanje vrednosti naslednjih parametrov:
• BAR, ki se uporablja
• Izbrana naprava (z določitvijo številk vodila, naprave in funkcije (BDF) za
naprava)
Izvedite naslednje korake za namestitev gonilnika jedra:

1. Pomaknite se do ./software/kernel/linux pod exampimenik za ustvarjanje dizajna.
2. Spremenite dovoljenja za namestitev, nalaganje in razkladanje files:
   $ chmod 777 namestitev naloži razloži
3. Namestite gonilnik:
   $ sudo ./install
4. Preverite namestitev gonilnika:
   $ lsmod | grep intel_fpga_pcie_drv
   Pričakovani rezultat:
   intel_fpga_pcie_drv 17792 0
5. Preverite, ali Linux prepozna zasnovo PCIe, nprample:
   $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
   Opomba: Če ste spremenili ID dobavitelja, zamenjajte Intelov ID z novim
   ID prodajalca v tem ukazu.
   Pričakovani rezultat:
   Gonilnik jedra v uporabi: intel_fpga_pcie_drv

2.6. Vodenje Design Example
Tukaj so testne operacije, ki jih lahko izvedete na P-Tile Avalon-ST PCIe design examples:

1. V tem uporabniškem priročniku imajo izrazi beseda, DWORD in QWORD enak pomen kot v osnovni specifikaciji PCI Express. Beseda je 16 bitov, DWORD je 32 bitov in QWORD je 64 bitov.

Tabela 2. Testne operacije, ki jih podpira P-Tile Avalon-ST PCIe Design Examples

Operacije	Obvezen BAR	Podprto s P-Tile Avalon-ST PCIe Design Example
0: Test povezave – 100 zapisov in branj	0	ja
1: Zapišite pomnilniški prostor	0	ja
2: Preberite pomnilniški prostor	0	ja
3: Zapišite konfiguracijski prostor	N/A	ja
4: Preberite konfiguracijski prostor	N/A	ja
5: Spremeni BAR	N/A	ja
6: Spremenite napravo	N/A	ja
7: Omogoči SR-IOV	N/A	da (*)
8: Izvedite preizkus povezave za vsako omogočeno virtualno funkcijo, ki pripada trenutni napravi	N/A	da (*)
9: Izvedite DMA	N/A	št
10: Zapustite program	N/A	ja

Opomba: (*) Te preskusne operacije so na voljo le, če je zasnova SR-IOV nprample je izbrana.
2.6.1. Izvajanje PIO Design Example

1. Pomaknite se do ./software/user/example pod zasnovo example imenik.
2. Sestavite načrt nprample aplikacija:
   $ narediti
3. Izvedite test:
   $ sudo ./intel_fpga_pcie_link_test
   Test povezave Intel FPGA IP PCIe lahko izvajate v ročnem ali samodejnem načinu. Izbirate lahko med:
   • V samodejnem načinu aplikacija samodejno izbere napravo. Preizkus izbere napravo Intel PCIe z najnižjo BDF z ujemanjem ID-ja prodajalca.
   Test tudi izbere najnižji razpoložljivi BAR.
   • V ročnem načinu vas test povpraša po vodilu, napravi in ​​številki funkcije ter BAR.
   Za razvojni komplet Intel Stratix 10 DX ali Intel Agilex lahko določite
   BDF tako, da vnesete naslednji ukaz:
   $ lspci -d 1172:
   4. Tukaj so sample prepisi za samodejni in ročni način:
   Samodejni način:

Ročni način:

Povezane informacije
PCIe Link Inspector Konecview
Uporabite PCIe Link Inspector za spremljanje povezave na fizičnem, podatkovnem in transakcijskem nivoju.
2.6.2. Izvajanje SR-IOV Design Example

Tukaj so koraki za testiranje zasnove SR-IOV, nprample na strojni opremi:

1. Zaženite test povezave Intel FPGA IP PCIe tako, da zaženete sudo ./
   ukaz intel_fpga_pcie_link_test in nato izberite možnost 1:
   Ročno izberite napravo.
2. Vnesite BDF fizične funkcije, ki so ji dodeljene virtualne funkcije.
3. Vnesite BAR “0” za nadaljevanje v testni meni.
4. Vnesite možnost 7, da omogočite SR-IOV za trenutno napravo.
5. Vnesite število virtualnih funkcij, ki naj bodo omogočene za trenutno napravo.
   
6. Vnesite možnost 8, da izvedete preizkus povezave za vsako omogočeno virtualno funkcijo, dodeljeno fizični funkciji. Aplikacija za testiranje povezav bo izvedla 100 zapisov v pomnilnik z eno samo dvobesedo podatkov in nato prebrala podatke za preverjanje. Aplikacija bo na koncu testiranja natisnila število virtualnih funkcij, ki niso opravile preizkusa povezave.
   7. V novem terminalu zaženite lspci –d 1172: | grep -c ukaz “Altera” za preverjanje oštevilčenja PF in VF. Pričakovani rezultat je vsota števila fizičnih funkcij in števila virtualnih funkcij.

P-tile Avalon Streaming IP za PCI Express Design

Example Arhiv uporabniškega priročnika

Različica Intel Quartus Prime	Uporabniški priročnik
21.2	P-tile Avalon Streaming IP for PCI Express Design Example Uporabniški priročnik
20.3	P-tile Avalon Streaming IP for PCI Express Design Example Uporabniški priročnik
20.2	P-tile Avalon Streaming IP for PCI Express Design Example Uporabniški priročnik
20.1	P-tile Avalon Streaming IP for PCI Express Design Example Uporabniški priročnik
19.4	P-tile Avalon Streaming IP for PCI Express Design Example Uporabniški priročnik
19.1.1	P-tile Avalon Streaming IP for PCI Express Design Example Uporabniški priročnik

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke so lahko last drugih.
ISO
9001:2015
Registriran

Zgodovina revizij dokumenta za Intel P-Tile Avalon

Streaming Hard IP for PCIe Design Example Uporabniški priročnik

Različica dokumenta	Različica Intel Quartus Prime	Različica IP	Spremembe
2021.10.04	21.3	6.0.0	Spremenjene podprte konfiguracije za zasnovo SR-IOV nprample od Gen3 x16 EP in Gen4 x16 EP do Gen3 x8 EP in Gen4 x8 EP v funkcionalnem opisu za enokorensko V/I virtualizacijo (SR-IOV) Design Examprazdelek le. Dodana podpora za Intel Stratix 10 DX P-tile Production FPGA Development Kit v Generating the Design Examprazdelek le.
2021.07.01	21.2	5.0.0	Odstranjene so simulacijske valovne oblike za zasnovo PIO in SR-IOV, nprampdatotek iz razdelka Simulacija zasnove Example. Posodobljen ukaz za prikaz BDF v razdelku Izvajanje PIO Design Example.
2020.10.05	20.3	3.1.0	Odstranjen razdelek o registrih od Avalon Streaming design exampnimajo nadzornega registra.
2020.07.10	20.2	3.0.0	Dodane so simulacijske valovne oblike, opisi testnih primerov in opisi rezultatov testov za načrtovanje npramples. Dodana navodila za simulacijo za simulator ModelSim v Simulating the Design Examprazdelek le.
2020.05.07	20.1	2.0.0	Naslov dokumenta je posodobljen v Intel FPGA P-Tile Avalon pretočni IP za PCI Express Design Example Uporabniški priročnik za izpolnjevanje novih pravnih smernic za poimenovanje. Posodobljen ukaz za simulacijo interaktivnega načina VCS.
2019.12.16	19.4	1.1.0	Dodan dizajn SR-IOV example opis.
2019.11.13	19.3	1.0.0	Dodana Gen4 x8 Endpoint in Gen3 x8 Endpoint na seznam podprtih konfiguracij.
2019.05.03	19.1.1	1.0.0	Začetna izdaja.

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke so lahko last drugih.
ISO
9001:2015
Registriran

Spletna različica
Pošlji povratne informacije
ID: 683038
UG-20234
Različica: 2021.10.04

Dokumenti / Viri

intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Example [pdf] Uporabniški priročnik FPGA P-Tile, Avalon Streaming IP za PCI Express Design Example, FPGA P-Tile Avalon Streaming IP for PCI Express Design Example, FPGA P-Tile Avalon Streaming IP

Reference

• Uporabniški priročnik