FPGA IP
ການອອກແບບ Example ຄູ່ມືຜູ້ໃຊ້
F-Tile 25G Ethernet Intel®
ອັບເດດສໍາລັບ Intel® Quartus®
Prime Design Suite: 22.3
ເວີຊັນ IP: 1.0.0

ຄູ່ມືເລີ່ມຕົ້ນດ່ວນ

F-tile 25G Ethernet Intel FPGA IP ສໍາລັບອຸປະກອນ Intel Agilex™ ສະຫນອງຄວາມສາມາດໃນການສ້າງການອອກແບບ ex.amples ສໍາລັບການຕັ້ງຄ່າທີ່ເລືອກ.
ຮູບທີ 1. ການອອກແບບ Example ການນໍາໃຊ້

ໂຄງສ້າງໄດເລກະທໍລີ

ຮູບທີ 2. 25G Ethernet Intel FPGA IP Design Example ໂຄງສ້າງໄດເລກະທໍລີ

• ການຈໍາລອງ files (testbench ສໍາລັບການຈໍາລອງເທົ່ານັ້ນ) ແມ່ນຢູ່ໃນample_dir>/example_testbench.
• ການອອກແບບການລວບລວມພຽງແຕ່ example ຕັ້ງຢູ່ໃນample_dir>/ compilation_test_design.
• ການ​ຕັ້ງ​ຄ່າ​ຮາດ​ແວ​ແລະ​ການ​ທົດ​ສອບ​ files (ການ​ອອກ​ແບບ example in ຮາດແວ) ຕັ້ງຢູ່ໃນample_dir>/hardware_test_design.

ຕາຕະລາງ 1. ໄດເລກະທໍລີ ແລະ File ລາຍລະອຽດ

File ຊື່	ລາຍລະອຽດ
eth_ex_25g.qpf	ໂຄງການ Intel Quartus® Prime file.
eth_ex_25g.qsf	ການຕັ້ງຄ່າໂຄງການ Intel Quartus Prime file.
eth_ex_25g.sdc	ຂໍ້ຈໍາກັດການອອກແບບ Synopsys file. ທ່ານສາມາດຄັດລອກແລະດັດແປງສິ່ງນີ້ file ສໍາລັບການອອກແບບຫຼັກ Intel FPGA IP 25GbE ຂອງທ່ານເອງ.
eth_ex_25g.v	ການອອກແບບ Verilog HDL ລະດັບສູງສຸດ example file. ການອອກແບບຊ່ອງດຽວໃຊ້ Verilog file.
ທົ່ວໄປ/	ການອອກແບບຮາດແວ exampສະຫນັບສະຫນູນ files.
hwtest/main.tcl	ຫຼັກ file ສໍາລັບການເຂົ້າເຖິງ System Console.

ການສ້າງການອອກແບບ Example

ຮູບທີ 4. Example Design Tab ໃນ F-tile 25G Ethernet Intel FPGA IP Parameter Editor

ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອສ້າງຮາດແວການອອກແບບ example ແລະ testbench:

1. ໃນ Intel Quartus Prime Pro Edition, ຄລິກ File ➤ New Project Wizard ເພື່ອສ້າງໂຄງການ Quartus Prime ໃໝ່, ຫຼື File ➤ ເປີດໂຄງການເພື່ອເປີດໂຄງການ Quartus Prime ທີ່ມີຢູ່ແລ້ວ. ຕົວຊ່ວຍສ້າງເຕືອນໃຫ້ທ່ານລະບຸອຸປະກອນ.
2. ໃນລາຍການ IP, ຊອກຫາ ແລະເລືອກ 25G Ethernet Intel FPGA IP ສໍາລັບ Agilex. ໜ້າຈໍການປ່ຽນແປງ IP ໃໝ່ປະກົດຂຶ້ນ.
3. ລະບຸຊື່ລະດັບສູງສຸດສໍາລັບການປ່ຽນແປງ IP ຂອງທ່ານແລະຄລິກ OK. ຕົວແກ້ໄຂພາລາມິເຕີເພີ່ມ .ip ລະດັບສູງສຸດ file ກັບໂຄງການປະຈຸບັນອັດຕະໂນມັດ. ຖ້າທ່ານຖືກກະຕຸ້ນໃຫ້ເພີ່ມ .ip ດ້ວຍຕົນເອງ file ໄປທີ່ໂຄງການ, ຄລິກ ໂຄງການ ➤ ເພີ່ມ/ເອົາອອກ Files ໃນໂຄງການທີ່ຈະເພີ່ມ file.
4. ໃນຊອບແວ Intel Quartus Prime Pro Edition, ທ່ານຕ້ອງເລືອກອຸປະກອນ Intel Agilex ສະເພາະໃນພາກສະຫນາມອຸປະກອນ, ຫຼືຮັກສາອຸປະກອນເລີ່ມຕົ້ນທີ່ຊອບແວ Intel Quartus Prime ສະເຫນີ.
   ໝາຍເຫດ: ການອອກແບບຮາດແວ example ຂຽນທັບການຄັດເລືອກດ້ວຍອຸປະກອນໃນກະດານເປົ້າຫມາຍ. ທ່ານລະບຸກະດານເປົ້າຫມາຍຈາກເມນູຂອງການອອກແບບ example ທາງເລືອກໃນ Example ແຖບການອອກແບບ.
5. ກົດ OK. ຕົວແກ້ໄຂພາລາມິເຕີປາກົດ.
6. ໃນແຖບ IP, ລະບຸຕົວກໍານົດການສໍາລັບການປ່ຽນແປງຫຼັກ IP ຂອງທ່ານ.
7. ໃນ Example ແຖບການອອກແບບ, ສໍາລັບ Example ການອອກແບບ Files, ເລືອກຕົວເລືອກ Simulation ເພື່ອສ້າງ testbench, ແລະເລືອກຕົວເລືອກ Synthesis ເພື່ອສ້າງຮາດແວອອກແບບ exampເລ. ພຽງແຕ່ Verilog HDL files ຖືກສ້າງຂື້ນ.
   ໝາຍເຫດ: ບໍ່ມີ VHDL IP core ທີ່ມີປະໂຫຍດ. ລະບຸ Verilog HDL ເທົ່ານັ້ນ, ສໍາລັບການອອກແບບຫຼັກ IP ຂອງທ່ານ exampເລ.
8. ສໍາລັບຊຸດການພັດທະນາເປົ້າຫມາຍ, ເລືອກ Agilex I-series Transceiver-SoC Dev Kit
9. ກົດ Generate Exampປຸ່ມອອກແບບ. ການ ເລືອກ Example Design Directory window ປະກົດຂຶ້ນ.
10. ຖ້າທ່ານຕ້ອງການແກ້ໄຂການອອກແບບ example directory path ຫຼືຊື່ຈາກຄ່າເລີ່ມຕົ້ນທີ່ສະແດງ (alt_e25_f_0_example_design), ຄົ້ນຫາເສັ້ນທາງໃຫມ່ແລະພິມການອອກແບບໃຫມ່ example directory name (ample_dir>).
11. ກົດ OK.

1.2.1. ການອອກແບບ Example Parameters
ຕາຕະລາງ 2. ພາລາມິເຕີໃນ Example Design Tab

ພາລາມິເຕີ	ລາຍລະອຽດ
Example ການອອກແບບ	ທີ່ມີຢູ່ example ອອກແບບສໍາລັບການຕັ້ງຄ່າພາລາມິເຕີ IP. ພຽງແຕ່ຊ່ອງດຽວ example ການອອກແບບແມ່ນສະຫນັບສະຫນູນສໍາລັບ IP ນີ້.
Example ການອອກແບບ Files	ໄດ້ files ເພື່ອສ້າງສໍາລັບໄລຍະການພັດທະນາທີ່ແຕກຕ່າງກັນ. • ການຈຳລອງ—ສ້າງສິ່ງທີ່ຈຳເປັນ files ສໍາລັບການຈໍາລອງ example ການອອກແບບ. • ການສັງເຄາະ—ສ້າງການສັງເຄາະ fileດ. ໃຊ້ເຫຼົ່ານີ້ files ເພື່ອລວບລວມການອອກແບບໃນຊອບແວ Intel Quartus Prime Pro Edition ສໍາລັບການທົດສອບຮາດແວແລະປະຕິບັດການວິເຄາະໄລຍະເວລາຄົງທີ່.
ສ້າງ File ຮູບແບບ	ຮູບແບບຂອງ RTL files ສໍາລັບການຈໍາລອງ—Verilog.
ເລືອກກະດານ	ຮາດແວທີ່ຮອງຮັບສໍາລັບການປະຕິບັດການອອກແບບ. ເມື່ອທ່ານເລືອກກະດານພັດທະນາ Intel FPGA, ໃຊ້ອຸປະກອນ AGIB027R31B1E2VRO ເປັນອຸປະກອນເປົ້າຫມາຍສໍາລັບການອອກແບບ exampລຸ້ນ. Agilex I-series Transceiver-SoC Dev Kit: ທາງເລືອກນີ້ຊ່ວຍໃຫ້ທ່ານສາມາດທົດສອບການອອກແບບ exampໃນຊຸດພັດທະນາ Intel FPGA IP ທີ່ເລືອກ. ຕົວເລືອກນີ້ເລືອກອຸປະກອນເປົ້າໝາຍຂອງ AGIB027R31B1E2VRO ໂດຍອັດຕະໂນມັດ. ຖ້າການທົບທວນກະດານຂອງທ່ານມີລະດັບອຸປະກອນທີ່ແຕກຕ່າງກັນ, ທ່ານສາມາດປ່ຽນອຸປະກອນເປົ້າຫມາຍດັ່ງກ່າວ. ບໍ່ມີ: ທາງເລືອກນີ້ບໍ່ລວມເອົາລັກສະນະຮາດແວສໍາລັບການອອກແບບ exampເລ.

1.3. ການຜະລິດກະເບື້ອງ Files

ການສ້າງ Logic ສະຫນັບສະຫນູນແມ່ນຂັ້ນຕອນກ່ອນການສັງເຄາະທີ່ໃຊ້ເພື່ອສ້າງທີ່ກ່ຽວຂ້ອງກັບກະເບື້ອງ files ຕ້ອງການສໍາລັບການຈໍາລອງແລະການອອກແບບຮາດແວ. ການຜະລິດກະເບື້ອງແມ່ນຕ້ອງການສໍາລັບທຸກຄົນ
ການຈຳລອງການອອກແບບໂດຍອີງໃສ່ກະເບື້ອງ F. ທ່ານຕ້ອງເຮັດສໍາເລັດຂັ້ນຕອນນີ້ກ່ອນທີ່ຈະຈໍາລອງ.

1. ໃນຄໍາສັ່ງຄໍາສັ່ງ, ໄປຫາໂຟນເດີ compilation_test_design ໃນ ex ຂອງທ່ານampການອອກແບບ: cd /compilation_test_design.
2. ດໍາເນີນການຄໍາສັ່ງຕໍ່ໄປນີ້: quartus_tlg alt_eth_25g

1.4. ການຈຳລອງ F-tile 25G Ethernet Intel FPGA IP Design 
Example Testbench
ທ່ານສາມາດລວບລວມແລະຈໍາລອງການອອກແບບໂດຍການແລ່ນ script simulation ຈາກຄໍາສັ່ງ.

1. ໃນຄໍາສັ່ງຄໍາສັ່ງ, ປ່ຽນແປງ testbench simulating ໄດເລກະທໍລີເຮັດວຽກ: cdample_dir>/ex_25g/sim.
2. ດໍາເນີນການຈໍາລອງການຕິດຕັ້ງ IP: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

ຕາຕະລາງ 3. ຂັ້ນຕອນການຈໍາລອງ Testbench

ເຄື່ອງຈຳລອງ	ຄໍາແນະນໍາ
VCS*	ໃນເສັ້ນຄໍາສັ່ງ, ພິມ sh run_vcs.sh
QuestaSim*	ໃນເສັ້ນຄໍາສັ່ງ, ພິມ vsim -do run_vsim.do -logfile vsim.log ຖ້າເຈົ້າຕ້ອງການຈຳລອງໂດຍບໍ່ເອົາ QuestaSim GUI, ພິມ vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	ໃນເສັ້ນຄໍາສັ່ງ, ພິມ sh run_xcelium.sh

ການຈຳລອງທີ່ປະສົບຜົນສຳເລັດຈົບລົງດ້ວຍຂໍ້ຄວາມຕໍ່ໄປນີ້:
ການຈຳລອງຜ່ານໄປແລ້ວ. ຫຼື Testbench ສໍາເລັດ.
ຫຼັງຈາກສໍາເລັດສົບຜົນສໍາເລັດ, ທ່ານສາມາດວິເຄາະຜົນໄດ້ຮັບ.
1.5. ການລວບລວມແລະກໍາຫນົດຄ່າການອອກແບບ Example ໃນ Hardware
ຕົວແກ້ໄຂພາລາມິເຕີຫຼັກ 25G Ethernet Intel FPGA IP ຊ່ວຍໃຫ້ທ່ານສາມາດລວບລວມແລະກໍາຫນົດຄ່າການອອກແບບ example ສຸດຊຸດການພັດທະນາເປົ້າຫມາຍ.

ເພື່ອລວບລວມແລະກໍາຫນົດຄ່າການອອກແບບ exampໃນຮາດແວ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ເປີດໃຊ້ຊອບແວ Intel Quartus Prime Pro Edition ແລະເລືອກການປະມວນຜົນ ➤ ເລີ່ມການລວບລວມເພື່ອລວບລວມການອອກແບບ.
2. ຫຼັງຈາກທີ່ທ່ານສ້າງວັດຖຸ SRAM file .sof, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອດໍາເນີນໂຄງການອອກແບບຮາດແວ example ໃນອຸປະກອນ Intel Agilex:
   ກ. ໃນເຄື່ອງມືເມນູ, ໃຫ້ຄລິກໃສ່ Programmer.
   ຂ. ໃນ Programmer, ຄລິກ Hardware Setup.
   ຄ. ເລືອກອຸປະກອນການຂຽນໂປລແກລມ.
   ງ. ເລືອກແລະເພີ່ມກະດານ Intel Agilex ໃສ່ເຊດຊັນ Intel Quartus Prime Pro Edition ຂອງທ່ານ.
   e. ຮັບປະກັນວ່າໂໝດຖືກຕັ້ງເປັນ JTAG.
   f. ເລືອກອຸປະກອນ Intel Agilex ແລະຄລິກ Add Device. Programmer ສະແດງ
   ແຜນວາດບລັອກຂອງການເຊື່ອມຕໍ່ລະຫວ່າງອຸປະກອນຢູ່ໃນກະດານຂອງທ່ານ.
   g. ໃນແຖວທີ່ມີ .sof ຂອງທ່ານ, ໃຫ້ໝາຍເອົາກ່ອງໃສ່ .sof.
   h. ກວດເບິ່ງກ່ອງຢູ່ໃນຖັນ Program/Configure.
   i. ກົດເລີ່ມຕົ້ນ.

1.6. ການທົດສອບ F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
ຫຼັງຈາກທີ່ທ່ານລວບລວມ F-tile 25G Ethernet Intel FPGA IP core design example ແລະ configure ມັນຢູ່ໃນອຸປະກອນ Intel Agilex ຂອງທ່ານ, ທ່ານສາມາດນໍາໃຊ້ System Console ເພື່ອດໍາເນີນໂຄງການຫຼັກ IP.
ເພື່ອເປີດໃຊ້ System Console ແລະທົດສອບການອອກແບບຮາດແວ exampຕໍ່ໄປ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ໃນຊອບແວ Intel Quartus Prime Pro Edition, ເລືອກ Tools ➤ System
   ເຄື່ອງມືດີບັກ ➤ System Console ເພື່ອເປີດລະບົບຄອນໂຊນ.
2. ໃນ Tcl Console pane, ພິມ cd hwtest ເພື່ອປ່ຽນ directory ເປັນ / hardware_test_design/hwtest.
3. ພິມແຫຼ່ງ main.tcl ເພື່ອເປີດການເຊື່ອມຕໍ່ກັບ JTAG ແມ່ບົດ.

ປະຕິບັດຕາມຂັ້ນຕອນການທົດສອບໃນພາກການທົດສອບຮາດແວຂອງການອອກແບບ example ແລະສັງເກດຜົນການທົດສອບໃນ System Console.

F-tile 25G Ethernet Design Example ສໍາລັບອຸປະກອນ Intel Agilex

ການອອກແບບ F-tile 25G Ethernet example ສະແດງໃຫ້ເຫັນການແກ້ໄຂອີເທີເນັດສໍາລັບອຸປະກອນ Intel Agilex ໂດຍໃຊ້ 25G Ethernet Intel FPGA IP core.
ສ້າງການອອກແບບ example ຈາກ Example ແຖບການອອກແບບຂອງຕົວແກ້ໄຂພາລາມິເຕີ 25G Ethernet Intel FPGA IP. ນອກນັ້ນທ່ານຍັງສາມາດເລືອກທີ່ຈະສ້າງການອອກແບບທີ່ມີຫຼືບໍ່ມີ
ຄຸນສົມບັດການແກ້ໄຂຄວາມຜິດພາດຂອງ Reed-Solomon Forward (RS-FEC).
2.1. ຄຸນສົມບັດ

• ຮອງຮັບຊ່ອງອີເທີເນັດດຽວທີ່ເຮັດວຽກຢູ່ທີ່ 25G.
• ສ້າງການອອກແບບ example ມີຄຸນສົມບັດ RS-FEC.
• ສະຫນອງ testbench ແລະ script simulation.
• Instantiates F-Tile Reference ແລະລະບົບ PLL Clocks Intel FPGA IP ໂດຍອີງໃສ່ການຕັ້ງຄ່າ IP.

2.2. ຄວາມຕ້ອງການຮາດແວ ແລະຊອບແວ
Intel ໃຊ້ຮາດແວ ແລະຊອບແວຕໍ່ໄປນີ້ເພື່ອທົດສອບການອອກແບບ example ໃນລະບົບ Linux:

• ຊອບແວ Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS, ແລະ Cadence Xcelium simulator.
• ຊຸດການພັດທະນາ Intel Agilex I-series Transceiver-SoC (AGIB027R31B1E2VRO) ສໍາລັບການທົດສອບຮາດແວ.

2.3. ລາຍລະອຽດການເຮັດວຽກ
ການອອກແບບ F-tile 25G Ethernet example ປະກອບດ້ວຍຕົວແປຫຼັກ MAC+PCS+PMA. ແຜນວາດບລັອກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນອົງປະກອບການອອກແບບ ແລະສັນຍານລະດັບສູງສຸດຂອງຕົວແປຫຼັກຂອງ MAC+PCS+PMA ໃນການອອກແບບ F-tile 25G Ethernet exampເລ.
ຮູບ 5. Block Diagram—F-tile 25G Ethernet Design Example (MAC+PCS+PMA Core variant)

2.3.1. ອົງປະກອບອອກແບບ
ຕາຕະລາງ 4. ອົງປະກອບອອກແບບ

ອົງປະກອບ	ລາຍລະອຽດ
F-tile 25G Ethernet Intel FPGA IP	ປະກອບດ້ວຍ MAC, PCS, ແລະ Transceiver PHY, ໂດຍມີການຕັ້ງຄ່າຕໍ່ໄປນີ້: • ຕົວແປຫຼັກ: MAC+PCS+PMA • ເປີດໃຊ້ການຄວບຄຸມການໄຫຼ: ທາງເລືອກ • ເປີດໃຊ້ການເຊື່ອມໂຍງການສ້າງຄວາມຜິດພາດ: ທາງເລືອກ • ເປີດໃຊ້ preamble passthrough: ທາງເລືອກ • ເປີດໃຊ້ການເກັບກໍາສະຖິຕິ: ທາງເລືອກ • ເປີດໃຊ້ຕົວນັບສະຖິຕິ MAC: ທາງເລືອກ • ຄວາມຖີ່ຂອງໂມງອ້າງອີງ: 156.25 ສໍາ​ລັບ​ການ​ອອກ​ແບບ example ດ້ວຍຄຸນສົມບັດ RS-FEC, ຕົວກໍານົດການເພີ່ມເຕີມຕໍ່ໄປນີ້ຖືກຕັ້ງຄ່າ: • ເປີດໃຊ້ RS-FEC: ທາງເລືອກ
F-Tile Reference ແລະລະບົບ PLL ໂມງ Intel FPGA IP	F-Tile Reference and System PLL Clocks Intel FPGA IP parameter editor settings ສອດຄ່ອງກັບຄວາມຕ້ອງການຂອງ F-tile 25G Ethernet Intel FPGA IP. ຖ້າທ່ານສ້າງການອອກແບບ exampໃຊ້ ສ້າງ Example ການອອກແບບ ປຸ່ມໃນຕົວແກ້ໄຂພາລາມິເຕີ IP, IP instantiates ອັດຕະໂນມັດ. ຖ້າທ່ານສ້າງການອອກແບບຂອງທ່ານເອງ exampດັ່ງນັ້ນ, ທ່ານຕ້ອງເຮັດໃຫ້ IP ນີ້ທັນທີດ້ວຍຕົນເອງ ແລະເຊື່ອມຕໍ່ພອດ I/O ທັງໝົດ. ສໍາລັບຂໍ້ມູນກ່ຽວກັບ IP ນີ້, ເບິ່ງ F-Tile Architecture ແລະ PMA ແລະ FEC Direct PHY IP ຄູ່ມືຜູ້ໃຊ້.
ເຫດຜົນຂອງລູກຄ້າ	ປະ​ກອບ​ດ້ວຍ​: •ເຄື່ອງກໍາເນີດການຈະລາຈອນ, ເຊິ່ງສ້າງແພັກເກັດລະເບີດໄປຫາ 25G Ethernet Intel FPGA IP core ສໍາລັບການສົ່ງຕໍ່. • ຈໍສະແດງຜົນການຈະລາຈອນ, ເຊິ່ງຕິດຕາມແພັກເກັດທີ່ລະເບີດທີ່ມາຈາກ 25G Ethernet Intel FPGA IP core.
ແຫຼ່ງຂໍ້ມູນແລະ Probe	ແຫຼ່ງທີ່ມາ ແລະສັນຍານການສືບສວນ, ລວມທັງສັນຍານການປ້ອນຂໍ້ມູນຂອງລະບົບຄືນໃໝ່, ທີ່ທ່ານສາມາດໃຊ້ເພື່ອດີບັກໄດ້.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
F-Tile Architecture ແລະ PMA ແລະ FEC Direct PHY IP ຄູ່ມືຜູ້ໃຊ້

ການຈຳລອງ

testbench ສົ່ງການຈະລາຈອນຜ່ານຫຼັກ IP, ປະຕິບັດດ້ານການສົ່ງແລະດ້ານຮັບຂອງຫຼັກ IP.
2.4.1. Testbench
ຮູບ 6. ແຜນວາດຂອງ F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

ຕາຕະລາງ 5. ອົງປະກອບ Testbench

ອົງປະກອບ	ລາຍລະອຽດ
ອຸປະກອນຢູ່ໃນການທົດສອບ (DUT)	ຫຼັກ 25G Ethernet Intel FPGA IP.
Ethernet Packet Generator ແລະ Packet Monitor	• Packet generator ສ້າງກອບແລະສົ່ງກັບ DUT. • Packet Monitor ຕິດຕາມຂໍ້ມູນ TX ແລະ RX ແລະສະແດງເຟຣມໃນຄອນໂຊນຈໍາລອງ.
F-Tile Reference ແລະລະບົບ PLL ໂມງ Intel FPGA IP	ສ້າງເຄື່ອງຮັບສັນຍານ ແລະໂມງອ້າງອີງລະບົບ PLL.

2.4.2. ການອອກແບບຈຳລອງ Example ອົງ​ປະ​ກອບ
ຕາຕະລາງ 6. F-tile 25G Ethernet Design Example Testbench File ລາຍລະອຽດ

File ຊື່	ລາຍລະອຽດ
Testbench ແລະ Simulation Files
ພື້ນຖານ_avl_tb_top.v	ຫ້ອງທົດລອງລະດັບສູງສຸດ file. testbench instantiates DUT, ປະຕິບັດການກໍາຫນົດຄ່າ Avalon® memory-mapped ກ່ຽວກັບອົງປະກອບການອອກແບບແລະເຫດຜົນລູກຄ້າ, ແລະສົ່ງແລະຮັບ packet ໄປຫຼືຈາກ 25G Ethernet Intel FPGA IP.
Testbench Scripts
ສືບຕໍ່…

File ຊື່	ລາຍລະອຽດ
run_vsim.do	ສະຄຣິບ ModelSim ເພື່ອແລ່ນ testbench.
run_vcs.sh	script Synopsys VCS ເພື່ອແລ່ນ testbench.
run_xcelium.sh	script Cadence Xcelium ເພື່ອແລ່ນ testbench.

2.4.3. ກໍລະນີທົດສອບ
ກໍລະນີການທົດສອບ simulation ດໍາເນີນການດັ່ງຕໍ່ໄປນີ້:

1. Instantiates F-tile 25G Ethernet Intel FPGA IP ແລະ F-Tile Reference ແລະລະບົບ PLL Clocks Intel FPGA IP.
2. ລໍຖ້າໃຫ້ໂມງ RX ແລະສັນຍານສະຖານະ PHY ຕົກລົງ.
3. ພິມສະຖານະ PHY.
4. ສົ່ງ ແລະຮັບ 10 ຂໍ້ມູນທີ່ຖືກຕ້ອງ.
5. ວິເຄາະຜົນໄດ້ຮັບ. Testbench ທີ່ປະສົບຜົນສໍາເລັດສະແດງ "Testbench ສໍາເລັດ."

ຕໍ່ໄປນີ້ sample output ສະ​ແດງ​ໃຫ້​ເຫັນ​ການ​ທົດ​ສອບ simulation ສົບ​ຜົນ​ສໍາ​ເລັດ​:

ການລວບລວມ

ປະຕິບັດຕາມຂັ້ນຕອນໃນການລວບລວມແລະກໍາຫນົດຄ່າການອອກແບບ Example ໃນ Hardware ເພື່ອລວບລວມແລະ configure ການອອກແບບ example ໃນຮາດແວທີ່ເລືອກ.
ທ່ານສາມາດຄາດຄະເນການນໍາໃຊ້ຊັບພະຍາກອນແລະ Fmax ໂດຍໃຊ້ການອອກແບບການລວບລວມເທົ່ານັ້ນ exampເລ. ທ່ານສາມາດລວບລວມການອອກແບບຂອງທ່ານໂດຍໃຊ້ຄໍາສັ່ງ Start Compilation ໃນ
ເມນູປະມວນຜົນໃນຊອບແວ Intel Quartus Prime Pro Edition. ການລວບລວມຂໍ້ມູນທີ່ປະສົບຜົນສໍາເລັດຈະສ້າງບົດສະຫຼຸບລາຍງານການລວບລວມ.
ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ, ເບິ່ງການລວບລວມການອອກແບບໃນຄູ່ມືຜູ້ໃຊ້ Intel Quartus Prime Pro Edition.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ການລວບລວມແລະກໍາຫນົດຄ່າການອອກແບບ Example in Hardware ໃນໜ້າ 7
• ການລວບລວມການອອກແບບໃນຄູ່ມືຜູ້ໃຊ້ Intel Quartus Prime Pro Edition

2.6. ການທົດສອບຮາດແວ
ໃນການອອກແບບຮາດແວ exampໃນນອກຈາກນັ້ນ, ທ່ານສາມາດດໍາເນີນໂຄງການຫຼັກ IP ໃນໂຫມດ loopback serial ພາຍໃນແລະສ້າງການຈະລາຈອນໃນດ້ານສົ່ງທີ່ loops ກັບຄືນໄປບ່ອນໂດຍຜ່ານຂ້າງຮັບ.
ປະຕິບັດຕາມຂັ້ນຕອນໃນການເຊື່ອມຕໍ່ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງເພື່ອທົດສອບການອອກແບບ example ໃນຮາດແວທີ່ເລືອກ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ການທົດສອບ F-tile 25G Ethernet Intel FPGA IP Hardware Design Example ຢູ່ໃນ ໜ້າ 8
2.6.1. ຂັ້ນຕອນການທົດສອບ
ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອທົດສອບການອອກແບບ exampໃນ​ຮາດ​ແວ​:

1. ກ່ອນທີ່ທ່ານຈະດໍາເນີນການທົດສອບຮາດແວສໍາລັບການອອກແບບນີ້ exampດັ່ງນັ້ນ, ທ່ານຕ້ອງປັບລະບົບ:
   ກ. ຄລິກເຄື່ອງມື ➤ In-System Sources & Probes Editor tool for the default Source and Probe GUI.
   ຂ. ສະຫຼັບສັນຍານການຕັ້ງລະບົບຄືນໃໝ່ (ແຫຼ່ງທີ່ມາ[3:0]) ຈາກ 7 ຫາ 8 ເພື່ອນຳໃຊ້ການຣີເຊັດ ແລະສົ່ງສັນຍານການຣີເຊັດລະບົບກັບຄືນເປັນ 7 ເພື່ອປົດປ່ອຍລະບົບອອກຈາກສະຖານະຣີເຊັດ.
   ຄ. ຕິດຕາມສັນຍານ Probe ແລະຮັບປະກັນວ່າສະຖານະຖືກຕ້ອງ.
2. ໃນຄອນໂຊລະບົບ, ໃຫ້ໄປທີ່ໂຟນເດີ hwtest ແລະດໍາເນີນການຄໍາສັ່ງ: ແຫຼ່ງ main.tcl ເພື່ອເລືອກ J.TAG ແມ່ບົດ. ໂດຍຄ່າເລີ່ມຕົ້ນ, JTAG ແມ່ບົດກ່ຽວກັບ JTAG ລະບົບຕ່ອງໂສ້ຖືກເລືອກ. ເພື່ອເລືອກ JTAG ຕົ້ນສະບັບສໍາລັບອຸປະກອນ Intel Agilex, ດໍາເນີນການຄໍາສັ່ງນີ້: set_jtag <ຈໍານວນທີ່ເຫມາະສົມ JTAG ອາຈານ >. ຕົວຢ່າງample: set_jtag 1.
3. ດໍາເນີນການຄໍາສັ່ງຕໍ່ໄປນີ້ໃນ console ລະບົບເພື່ອເລີ່ມຕົ້ນການທົດສອບ loopback serial:

ຕາຕະລາງ 7. ຕົວກໍານົດການຄໍາສັ່ງ

ພາລາມິເຕີ	ລາຍລະອຽດ	Example ການນໍາໃຊ້
chkphy_status	ສະແດງຄວາມຖີ່ໂມງ ແລະສະຖານະລັອກ PHY.	% chkphy_status 0 # ກວດສອບສະຖານະຂອງການເຊື່ອມຕໍ່ 0
chkmac_stats	ສະແດງຄ່າໃນຕົວນັບສະຖິຕິ MAC.	% chkmac_stats 0 # ກວດສອບສະຖິຕິ mac counter of link 0
clear_all_stats	ລຶບຕົວນັບສະຖິຕິຫຼັກ IP.	% clear_all_stats 0 # ລຶບສະຖິຕິຕົວນັບຂອງລິ້ງ 0
start_gen	ເລີ່ມເຄື່ອງສ້າງແພັກເກັດ.	% start_gen 0 # ເລີ່ມຕົ້ນການສ້າງແພັກເກັດໃນລິ້ງ 0
stop_gen	ຢຸດເຄື່ອງສ້າງແພັກເກັດ.	%stop_gen 0 # ຢຸດການສ້າງແພັກເກັດໃນລິ້ງ 0
loop_on	ເປີດການ loopback serial ພາຍໃນ.	% loop_on 0 # ເປີດການ loopback ພາຍໃນໃນການເຊື່ອມຕໍ່ 0
loop_off	ປິດການຕິດຕໍ່ກັນພາຍໃນ serial.	% loop_off 0 # ປິດ loopback ພາຍໃນໃນການເຊື່ອມຕໍ່ 0
reg_read	ຕອບຄ່າການລົງທະບຽນຫຼັກ IP ຢູ່ .	% reg_read 0x402 # ອ່ານ IP CSR ລົງທະບຽນທີ່ຢູ່ 402 ຂອງລິ້ງ 0
reg_write	ຂຽນ ຕໍ່ກັບການລົງທະບຽນຫຼັກ IP ຢູ່ທີ່ຢູ່ .	% reg_write 0x401 0x1 # ຂຽນ 0x1 ໃສ່ IP CSR scratch ລົງທະບຽນຢູ່ທີ່ທີ່ຢູ່ 401 ຂອງລິ້ງ 0

ກ. ພິມ loop_on ເພື່ອເປີດໃຊ້ໂຫມດ loopback serial ພາຍໃນ.
ຂ. ພິມ chkphy_status ເພື່ອກວດເບິ່ງສະຖານະຂອງ PHY. ສະຖານະ TXCLK, RXCLK, ແລະ RX ຄວນມີຄ່າດຽວກັນທີ່ສະແດງຢູ່ຂ້າງລຸ່ມນີ້ສໍາລັບການເຊື່ອມຕໍ່ທີ່ຫມັ້ນຄົງ:

ຄ. ພິມ clear_all_stats ເພື່ອລຶບລ້າງສະຖິຕິ TX ແລະ RX.
ງ. ພິມ start_gen ເພື່ອເລີ່ມຕົ້ນການສ້າງແພັກເກັດ.
e. ພິມ stop_gen ເພື່ອຢຸດການຜະລິດແພັກເກັດ.
f. ພິມ chkmac_stats ເພື່ອອ່ານຕົວນັບສະຖິຕິ TX ແລະ RX. ໃຫ້ແນ່ໃຈວ່າ:
i. ເຟຣມແພັກເກັດທີ່ສົ່ງຕໍ່ໄດ້ກົງກັບກອບແພັກເກັດທີ່ໄດ້ຮັບ.
ii. ບໍ່​ໄດ້​ຮັບ​ເຟຣມ​ຄວາມ​ຜິດ​ພາດ​.
g. ພິມ loop_off ເພື່ອປິດການ loopback serial ພາຍໃນ.
ຮູບທີ 7. Sample Test Output—ຕົວນັບສະຖິຕິ TX ແລະ RX

ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ F-tile 25G Ethernet FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
2022.10.14	22.3	1.0.0	ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ.

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ISO
9001:2015
ລົງທະບຽນ

Online Version
ສົ່ງຄຳຕິຊົມ
ID: 750200
ລຸ້ນ: 2022.10.14

ເອກະສານ / ຊັບພະຍາກອນ

intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] ຄູ່ມືຜູ້ໃຊ້ F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້