FPGA IP
Dizayn Exampİstifadəçi Təlimatı
F-Tile 25G Ethernet Intel®
Intel® Quartus® üçün yenilənib
Prime Design Suite: 22.3
IP Versiyası: 1.0.0

Tez Başlanğıc Bələdçisi

Intel Agilex™ cihazları üçün F-kafel 25G Ethernet Intel FPGA IP köhnə dizayn yaratmaq qabiliyyətini təmin edir.ampseçilmiş konfiqurasiyalar üçün.
Şəkil 1. Dizayn Example İstifadəsi

Kataloq strukturu

Şəkil 2. 25G Ethernet Intel FPGA IP Design Example Directory Strukturu

• Simulyasiya files (yalnız simulyasiya üçün test bench) yerləşirample_dir>/məsample_testbench.
• Yalnız tərtib üçün dizayn keçmişample yerləşirample_dir>/ compilation_test_dizayn.
• Aparat konfiqurasiyası və testi files (dizayn məsample in hardware) -də yerləşirample_dir>/hardware_test_dizayn.

Cədvəl 1. Kataloq və File Təsvirlər

File Adlar	Təsvir
eth_ex_25g.qpf	Intel Quartus® Prime layihəsi file.
eth_ex_25g.qsf	Intel Quartus Prime layihə parametrləri file.
eth_ex_25g.sdc	Synopsys Dizayn Məhdudiyyətləri file. Bunu kopyalaya və dəyişdirə bilərsiniz file öz 25GbE Intel FPGA IP əsas dizaynınız üçün.
eth_ex_25g.v	Ən yüksək səviyyəli Verilog HDL dizaynı, məsələnample file. Tək kanal dizaynı Verilogdan istifadə edir file.
ümumi/	Avadanlıq dizaynı məsample dəstək files.
hwtest/main.tcl	Əsas file Sistem Konsoluna daxil olmaq üçün.

Dizaynın Yaradılması Example

Şəkil 4. ExampF-kafel 25G Ethernet Intel FPGA IP Parametr Redaktorunda Dizayn Nişanı

Aparat dizaynını yaratmaq üçün bu addımları yerinə yetirinample və testbench:

1. Intel Quartus Prime Pro Edition-da klikləyin File ➤ Yeni Quartus Prime layihəsi yaratmaq üçün Yeni Layihə Sihirbazı və ya File ➤ Mövcud Quartus Prime layihəsini açmaq üçün Layihəni açın. Sehrbaz sizə cihazı təyin etməyi təklif edir.
2. IP Kataloqda Agilex üçün 25G Ethernet Intel FPGA IP-ni tapın və seçin. Yeni IP Variasiyası pəncərəsi görünür.
3. IP variasiyanız üçün yüksək səviyyəli ad təyin edin və OK düyməsini basın. Parametr redaktoru yuxarı səviyyəli .ip əlavə edir file avtomatik olaraq cari layihəyə. Əgər sizdən .ip-i əl ilə əlavə etmək istənilirsə file layihəyə daxil olmaq üçün Layihə ➤ Əlavə et/Sil vurun Files əlavə etmək üçün Layihədə file.
4. Intel Quartus Prime Pro Edition proqramında siz Cihaz sahəsində xüsusi Intel Agilex cihazını seçməli və ya Intel Quartus Prime proqramının təklif etdiyi standart cihazı saxlamalısınız.
   Qeyd: Aparat dizaynı örample hədəf lövhəsindəki cihazla seçimi üzərinə yazır. Dizayn menyusundan hədəf lövhəsini təyin edirsinizample variantları ExampDizayn nişanı.
5. OK düyməsini basın. Parametr redaktoru görünür.
6. IP nişanında, IP əsas variasiyanız üçün parametrləri təyin edin.
7. Ex-dəample Dizayn nişanı, Məsample Dizayn Files, test masasını yaratmaq üçün Simulyasiya seçimini seçin və avadanlıq dizaynını yaratmaq üçün Sintez seçimini seçin.ample. Yalnız Verilog HDL files əmələ gəlir.
   Qeyd: Funksional VHDL IP nüvəsi mövcud deyil. IP əsas dizaynınız üçün yalnız Verilog HDL-ni təyin edinample.
8. Hədəf İnkişaf Dəsti üçün Agilex I seriyalı Transceiver-SoC Dev Kit seçin
9. Klikləyin Ex YaratampDizayn düyməsi. Seçilmiş Example Design Directory pəncərəsi görünür.
10. Dizaynı dəyişdirmək istəyirsinizsə, məsələnample kataloq yolu və ya göstərilən standartlardan adı (alt_e25_f_0_example_design), yeni yola göz atın və yeni dizaynı yazın example kataloq adı (ample_dir>).
11. OK düyməsini basın.

1.2.1. Dizayn Example Parametrlər
Cədvəl 2. Parametrlər ExampDizayn Tab

Parametr	Təsvir
Example Dizayn	Mövcud exampIP parametr parametrləri üçün dizaynlar. Yalnız tək kanallı keçmişample dizayn bu IP üçün dəstəklənir.
Example Dizayn Files	The files müxtəlif inkişaf mərhələsi üçün yaratmaq. • Simulyasiya—lazım olanı yaradır files keçmişi simulyasiya etmək üçünample dizayn. • Sintez—sintezi yaradır files. Bunlardan istifadə edin files aparat sınağı üçün dizaynı Intel Quartus Prime Pro Edition proqramında tərtib etmək və statik vaxt təhlili aparmaq.
Yaratmaq File Format	RTL formatı files simulyasiya üçün—Verilog.
Lövhəni seçin	Dizaynın həyata keçirilməsi üçün dəstəklənən avadanlıq. Intel FPGA inkişaf lövhəsini seçdiyiniz zaman dizayn üçün Hədəf Cihazı kimi AGIB027R31B1E2VRO cihazından istifadə edin.ample nəsil. Agilex I-series Transceiver-SoC Dev Kit: Bu seçim sizə dizaynı sınaqdan keçirməyə imkan verirampseçilmiş Intel FPGA IP inkişaf dəstində. Bu seçim avtomatik olaraq AGIB027R31B1E2VRO-nun Hədəf Cihazını seçir. Lövhə versiyanızın fərqli cihaz dərəcəsi varsa, siz hədəf cihazı dəyişə bilərsiniz. Heç biri: Bu seçim dizayn üçün hardware aspektlərini istisna edirample.

1.3. Kafel yaradılması Files

Dəstək-Məntiq Nəsil kafel ilə bağlı yaratmaq üçün istifadə olunan bir pre-sintez mərhələsidir files simulyasiya və aparat dizaynı üçün tələb olunur. Kafel istehsalı hamı üçün tələb olunur
F-kafel əsaslı dizayn simulyasiyaları. Simulyasiyadan əvvəl bu addımı tamamlamalısınız.

1. Komanda sorğusunda keçmişinizdəki compilation_test_design qovluğuna gedinampdizayn: cd /compilation_test_dizayn.
2. Aşağıdakı əmri yerinə yetirin: quartus_tlg alt_eth_25g

1.4. F-kafel 25G Ethernet Intel FPGA IP Dizaynını simulyasiya edir 
Example Testbench
Siz əmr sorğusundan simulyasiya skriptini işlətməklə dizaynı tərtib edə və simulyasiya edə bilərsiniz.

1. Komanda isteminde testbench simulyasiya edən iş kataloqunu dəyişdirin: cdample_dir>/ex_25g/sim.
2. IP quraşdırma simulyasiyasını işə salın:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Cədvəl 3. Testbench-i simulyasiya etmək üçün addımlar

Simulyator	Təlimatlar
VCS*	Komanda xəttində sh run_vcs.sh yazın
QuestaSim*	Komanda xəttində vsim -do run_vsim.do -log yazınfile vsim.log QuestaSim GUI-ni təqdim etmədən simulyasiya etməyə üstünlük verirsinizsə, vsim -c -do run_vsim.do -log yazın.file vsim.log
Cadence -Xcelium*	Komanda xəttində sh run_xcelium.sh yazın

Uğurlu simulyasiya aşağıdakı mesajla başa çatır:
Simulyasiya keçdi. və ya Testbench tamamlandı.
Uğurlu başa çatdıqdan sonra nəticələri təhlil edə bilərsiniz.
1.5. Dizaynın tərtibi və konfiqurasiyası ExampAvadanlıqda
25G Ethernet Intel FPGA IP əsas parametr redaktoru əvvəlki dizaynı tərtib etməyə və konfiqurasiya etməyə imkan verir.amphədəf inkişaf dəstində.

Dizaynı tərtib etmək və konfiqurasiya etmək üçün, məsələnampAvadanlıqda bu addımları yerinə yetirin:

1. Intel Quartus Prime Pro Edition proqramını işə salın və dizaynı tərtib etmək üçün Processing ➤ Start Compilation seçin.
2. SRAM obyekti yaratdıqdan sonra file .sof, hardware dizaynını proqramlaşdırmaq üçün bu addımları yerinə yetirinampIntel Agilex cihazında:
   a. Alətlər menyusunda Proqramçı üzərinə klikləyin.
   b. Proqramçıda Hardware Setup düyməsini klikləyin.
   c. Proqramlaşdırma cihazını seçin.
   d. Intel Agilex lövhəsini seçin və Intel Quartus Prime Pro Edition sessiyanıza əlavə edin.
   e. Rejimin J olaraq təyin olunduğundan əmin olunTAG.
   f. Intel Agilex cihazını seçin və Əlavə et düyməsini basın. Proqramçı göstərilir
   lövhənizdəki cihazlar arasındakı əlaqələrin blok diaqramı.
   g. .sof ilə cərgədə .sof üçün qutuyu işarələyin.
   h. Proqram/Konfiqurasiya sütununda qutuyu yoxlayın.
   i. Start klikləyin.

1.6. F-kafel 25G Ethernet Intel FPGA IP Hardware Dizaynının sınaqdan keçirilməsi Example
F-kafel 25G Ethernet Intel FPGA IP əsas dizaynını tərtib etdikdən sonra məsələnample və onu Intel Agilex cihazınızda konfiqurasiya etsəniz, IP nüvəsini proqramlaşdırmaq üçün Sistem Konsolundan istifadə edə bilərsiniz.
Sistem Konsolunu yandırmaq və aparat dizaynını yoxlamaq üçün məsələnample, bu addımları izləyin:

1. Intel Quartus Prime Pro Edition proqramında Alətlər ➤ Sistem seçin
   Sazlama Alətləri ➤ Sistem konsolunu işə salmaq üçün Sistem Konsolu.
2. Tcl Console panelində qovluğu / hardware_test_design/hwtest olaraq dəyişmək üçün cd hwtest yazın.
3. J ilə əlaqə açmaq üçün source main.tcl yazınTAG ustad.

Dizaynın Avadanlıq Testi bölməsindəki sınaq prosedurunu yerinə yetirinample və Sistem Konsolunda test nəticələrinə baxın.

F-kafel 25G Ethernet Design Example Intel Agilex Cihazları üçün

F-kafel 25G Ethernet dizaynı keçmişample 25G Ethernet Intel FPGA IP nüvəsindən istifadə edən Intel Agilex cihazları üçün Ethernet həllini nümayiş etdirir.
Dizaynı yaradın example Example 25G Ethernet Intel FPGA IP parametr redaktorunun Dizayn nişanı. Siz həmçinin dizaynı ilə və ya olmadan yaratmağı seçə bilərsiniz
Reed-Solomon Forward Error Correction (RS-FEC) xüsusiyyəti.
2.1. Xüsusiyyətlər

• 25G-də işləyən tək Ethernet kanalını dəstəkləyir.
• Dizayn yaradır exampRS-FEC xüsusiyyəti ilə.
• Testbench və simulyasiya skriptini təmin edir.
• F-Tile Reference və Sistem PLL Saatlarını IP konfiqurasiyasına əsaslanan Intel FPGA IP-ni hazırlayır.

2.2. Aparat və Proqram Tələbləri
Intel dizaynı sınaqdan keçirmək üçün aşağıdakı aparat və proqram təminatından istifadə edirampLinux sistemində:

• Intel Quartus Prime Pro Edition proqramı.
• Siemens* EDA QuestaSim, Synopsys* VCS və Cadence Xcelium simulyatoru.
• Aparat sınağı üçün Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO).

2.3. Funksional təsvir
F-kafel 25G Ethernet dizaynı keçmişample MAC+PCS+PMA əsas variantından ibarətdir. Aşağıdakı blok diaqramlar F-tile 25G Ethernet dizaynında MAC+PCS+PMA əsas variantının dizayn komponentlərini və yüksək səviyyəli siqnallarını göstərir.ample.
Şəkil 5. Blok Diaqramı—F-kafel 25G Ethernet Dizaynı Məsample (MAC+PCS+PMA Əsas Variant)

2.3.1. Dizayn komponentləri
Cədvəl 4. Dizayn komponentləri

Komponent	Təsvir
F-kafel 25G Ethernet Intel FPGA IP	Aşağıdakı konfiqurasiya ilə MAC, PCS və Transceiver PHY-dən ibarətdir: • Əsas Variant: MAC+PCS+PMA • Axın nəzarətini aktivləşdirin: Könüllü • Bağlantı xətalarının yaradılmasını aktivləşdirin: Könüllü • Preambula keçidini aktivləşdirin: Könüllü • Statistikanın toplanmasına icazə verin: Könüllü • MAC statistika sayğaclarını aktivləşdirin: Könüllü • İstinad saat tezliyi: 156.25 Dizayn üçün məsələnampRS-FEC funksiyası ilə aşağıdakı əlavə parametr konfiqurasiya edilir: • RS-FEC-i aktivləşdirin: Könüllü
F-Tile Reference və Sistem PLL Saatları Intel FPGA IP	F-Tile Reference və System PLL Clocks Intel FPGA IP parametr redaktoru parametrləri F-tile 25G Ethernet Intel FPGA IP tələblərinə uyğun gəlir. Əgər siz dizaynı yaratsanız, example istifadə edir Yarat Example Dizayn IP parametr redaktorunda düyməni basdıqda, IP avtomatik olaraq işə salınır. Öz dizaynınızı yaratsanız, keçmişample, bu IP-ni əl ilə yaratmalı və bütün I/O portlarını birləşdirməlisiniz. Bu IP haqqında məlumat üçün baxın F-Tile Architecture və PMA və FEC Direct PHY IP İstifadəçi Təlimatı.
Müştəri məntiqi	ibarətdir: • Transmissiya üçün 25G Ethernet Intel FPGA IP nüvəsinə partlama paketləri yaradan trafik generatoru. • 25G Ethernet Intel FPGA IP nüvəsindən gələn partlayış paketlərinə nəzarət edən trafik monitoru.
Mənbə və Prob	Sazlama üçün istifadə edə biləcəyiniz sistem sıfırlama giriş siqnalı da daxil olmaqla mənbə və yoxlama siqnalları.

Əlaqədar Məlumat
F-Tile Architecture və PMA və FEC Direct PHY IP İstifadəçi Təlimatı

Simulyasiya

Testbench, IP nüvəsinin ötürücü və qəbul tərəfini həyata keçirərək trafiki IP nüvəsi vasitəsilə göndərir.
2.4.1. Test bench
Şəkil 6. F-kafel 25G Ethernet Intel FPGA IP Dizaynının Blok Diaqramı Example Simulation Testbench

Cədvəl 5. Testbench komponentləri

Komponent	Təsvir
Sınaq altında olan cihaz (DUT)	25G Ethernet Intel FPGA IP nüvəsi.
Ethernet Paket Generatoru və Paket Monitoru	• Paket generatoru çərçivələr yaradır və DUT-a ötürür. • Paket Monitoru TX və RX məlumat yollarına nəzarət edir və simulyator konsolunda çərçivələri göstərir.
F-Tile Reference və Sistem PLL Saatları Intel FPGA IP	Transceiver və sistem PLL istinad saatlarını yaradır.

2.4.2. Simulyasiya Dizaynı Example Komponentlər
Cədvəl 6. F-kafel 25G Ethernet Dizaynı Example Testbench File Təsvirlər

File ad	Təsvir
Testbench və Simulyasiya Files
basic_avl_tb_top.v	Ən yüksək səviyyəli test masası file. Testbench DUT-u yaradır, dizayn komponentləri və müştəri məntiqi üzərində Avalon® yaddaş xəritəli konfiqurasiyanı həyata keçirir və 25G Ethernet Intel FPGA IP-yə və ya ondan paket göndərir və qəbul edir.
Testbench skriptləri
davam etdi...

File ad	Təsvir
run_vsim.do	Testbench-i işə salmaq üçün ModelSim skripti.
run_vcs.sh	Testbench-i işə salmaq üçün Synopsys VCS skripti.
run_xcelium.sh	Testbench-i işə salmaq üçün Cadence Xcelium skripti.

2.4.3. Test işi
Simulyasiya test işi aşağıdakı hərəkətləri yerinə yetirir:

1. F-tile 25G Ethernet Intel FPGA IP və F-Tile Reference və System PLL Clocks Intel FPGA IP-ni hazırlayır.
2. RX saatının və PHY status siqnalının yerləşməsini gözləyir.
3. PHY statusunu çap edir.
4. 10 etibarlı məlumat göndərir və qəbul edir.
5. Nəticələri təhlil edir. Uğurlu test masası “Testbench tamamlandı.” yazısını göstərir.

Aşağıdakı sample çıxışı uğurlu simulyasiya testini göstərir:

Kompilyasiya

Dizaynın Tərtib edilməsi və Konfiqurasiyası üzrə prosedura əməl edin ExampDizaynı tərtib etmək və konfiqurasiya etmək üçün Avadanlıqda leample seçilmiş aparatda.
Yalnız tərtib üçün dizayndan istifadə edərək resurs istifadəsini və Fmax-ı təxmin edə bilərsinizample. Siz öz dizaynınızı üzərindəki Start Compilation əmrindən istifadə edərək tərtib edə bilərsiniz
Intel Quartus Prime Pro Edition proqramında emal menyusu. Uğurlu tərtib kompilyasiya hesabatının xülasəsini yaradır.
Əlavə məlumat üçün Intel Quartus Prime Pro Edition İstifadəçi Təlimatında Dizayn Kompilyasiyasına baxın.
Əlaqədar Məlumat

• Dizaynın tərtibi və konfiqurasiyası Example Aparat səhifə 7-də
• Intel Quartus Prime Pro Edition İstifadəçi Təlimatında Dizayn Kompilyasiyası

2.6. Avadanlıq Testi
Aparat dizaynında, məsələnample, siz IP nüvəsini daxili serial geri dönmə rejimində proqramlaşdıra və qəbul tərəfi vasitəsilə geri dönən ötürücü tərəfdə trafik yarada bilərsiniz.
Dizaynı sınaqdan keçirmək üçün təqdim edilmiş əlaqəli məlumat linkindəki prosedura əməl edinample seçilmiş aparatda.
Əlaqədar Məlumat
F-kafel 25G Ethernet Intel FPGA IP Hardware Dizaynının sınaqdan keçirilməsi Exampsəhifə 8 -da
2.6.1. Test proseduru
Dizaynı sınaqdan keçirmək üçün bu addımları yerinə yetirinampaparatda:

1. Bu dizayn üçün aparat testini keçirməzdən əvvəl, məsələnample, sistemi sıfırlamalısınız:
   a. Defolt Mənbə və Zond GUI üçün Alətlər ➤ Sistemdaxili Mənbələr və Zondlar Redaktoru alətinə klikləyin.
   b. Sıfırlamaları tətbiq etmək üçün sistemin sıfırlanması siqnalını (Mənbə[3:0]) 7 ilə 8 arasında dəyişin və sistemi sıfırlama vəziyyətindən çıxarmaq üçün sistemin sıfırlanması siqnalını yenidən 7-yə qaytarın.
   c. Prob siqnallarına nəzarət edin və statusun etibarlı olduğundan əmin olun.
2. Sistem konsolunda hwtest qovluğuna keçin və J seçmək üçün mənbə main.tcl əmrini yerinə yetirin.TAG ustad. Varsayılan olaraq, ilk JTAG ustası JTAG zəncir seçilir. J seçmək üçünTAG Intel Agilex cihazları üçün master, bu əmri işlədin: set_jtag <number of appropriate JTAG usta>. Məsample: set_jtag 1.
3. Serial geri dönmə testinə başlamaq üçün sistem konsolunda aşağıdakı əmrləri yerinə yetirin:

Cədvəl 7. Komanda Parametrləri

Parametr	Təsvir	Example İstifadəsi
chkphy_status	Saat tezliklərini və PHY kilidi vəziyyətini göstərir.	% chkphy_status 0 # 0 keçidinin vəziyyətini yoxlayın
chkmac_stats	MAC statistika sayğaclarında dəyərləri göstərir.	% chkmac_stats 0 # 0 keçidinin mac statistika sayğacını yoxlayır
bütün_statları təmizləyin	IP əsas statistika sayğaclarını təmizləyir.	% clear_all_stats 0 # 0 keçidinin statistik sayğacını təmizləyir
başlanğıc_gen	Paket generatorunu işə salır.	% start_gen 0 # 0 linkində paket yaratmağa başlayın
stop_gen	Paket generatorunu dayandırır.	% stop_gen 0 # 0 linkində paket yaradılmasını dayandırın
loop_on	Daxili serial döngəsini yandırır.	% loop_on 0 # 0 keçidində daxili geri dönməni yandırın
loop_off	Daxili serial geri dönməni söndürür.	% loop_off 0 # 0 keçidində daxili geri dönüşü söndürün
reg_oxu	IP əsas registr dəyərini qaytarır .	% reg_read 0x402 # 402 linkinin 0 ünvanında IP CSR reyestrini oxuyun
reg_write	yazır ünvanda IP əsas reyestrinə .	% reg_write 0x401 0x1 # 0 linkinin 1 ünvanında IP CSR cızılma reyestrinə 401x0 yazın

a. loop_on yazın daxili serial geri dönmə rejimini yandırmaq üçün.
b. chkphy_status yazın PHY statusunu yoxlamaq üçün. TXCLK, RXCLK və RX statusu sabit keçid üçün aşağıda göstərilən eyni dəyərlərə malik olmalıdır:

c. clear_all_stats yazın TX və RX statistika registrlərini təmizləmək üçün.
d. start_gen yazın paket istehsalına başlamaq üçün.
e. stop_gen yazın paket yaratmağı dayandırmaq.
f. chkmac_stats yazın TX və RX statistika sayğaclarını oxumaq üçün. Əmin olun ki:
i. Göndərilən paket çərçivələri qəbul edilən paket çərçivələrinə uyğun gəlir.
ii. Heç bir xəta çərçivəsi alınmır.
g. loop_off yazın daxili serial geri dönməni söndürmək üçün.
Şəkil 7. Sample Test Çıxışı—TX və RX Statistika Sayğacları

F-tile 25G Ethernet FPGA IP Dizaynı üçün Sənədin Təftiş Tarixçəsi Exampİstifadəçi Təlimatı

Sənəd versiyası	Intel Quartus Prime Versiya	IP versiyası	Dəyişikliklər
2022.10.14	22.3	1.0.0	İlkin buraxılış.

Intel Korporasiyası. Bütün hüquqlar qorunur. Intel, Intel loqosu və digər Intel markaları Intel Korporasiyasının və ya onun törəmə şirkətlərinin ticarət nişanlarıdır. Intel FPGA və yarımkeçirici məhsullarının Intel-in standart zəmanətinə uyğun olaraq cari spesifikasiyalara uyğun işləməsinə zəmanət verir, lakin istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Intel tərəfindən yazılı şəkildə razılaşdırılmış hallar istisna olmaqla, burada təsvir edilən hər hansı məlumatın, məhsulun və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik daşımır. Intel müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur. *Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.
ISO
9001:2015
Qeydiyyatdan keçib

Online versiya
Əlaqə göndərin
ID: 750200
Versiya: 2022.10.14

Sənədlər / Resurslar

intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] İstifadəçi təlimatı F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

İstinadlar

• İstifadəçi təlimatı