FPGA知識產權
設計防爆amp用戶指南
F-Tile 25G 以太網英特爾®
針對英特爾® Quartus® 更新
Prime 設計套件：22.3
IP 版本：1.0.0
快速入門指南
面向英特爾 Agilex™ 設備的 F-tile 25G 以太網英特爾 FPGA IP 提供生成設計實例的能力amp所選配置的文件。
圖 1. 設計實例amp文件用法
目錄結構
圖 2. 25G 以太網英特爾 FPGA IP 設計實例amp文件目錄結構
- 模擬 files（僅用於模擬的測試平台）位於ample_dir>/example_testbench。
- 僅編譯設計前amp樂位於ample_dir>/compilation_test_design.
- 硬件配置及測試 files（設計前amp硬件中的 le）位於ample_dir>/hardware_test_design.
表 1. 目錄和 File 說明
| File 名稱 | 描述 |
| eth_ex_25g.qpf | 英特爾 Quartus® Prime 項目 file. |
| eth_ex_25g.qsf | 英特爾 Quartus Prime 工程設置 file. |
| eth_ex_25g.sdc | Synopsys 設計約束 file. 你可以復制和修改這個 file 用於您自己的 25GbE 英特爾 FPGA IP 核設計。 |
| eth_ex_25g.v | 頂層 Verilog HDL 設計實例ample file. 單通道設計使用 Verilog file. |
| 常見的/ | 硬件設計前amp勒支持 files. |
| 硬件測試/main.tcl | 主要的 file 用於訪問系統控制台。 |
生成設計實例ample
圖 4. ExampF-tile 25G 以太網英特爾 FPGA IP 參數編輯器中的 le Design 選項卡
按照以下步驟生成硬件設計示例amp樂和測試台：
- 在英特爾 Quartus Prime 專業版中，點擊 File ➤ New Project Wizard 創建一個新的 Quartus Prime 工程，或者 File ➤ Open Project 打開現有的 Quartus Prime 工程。 該嚮導會提示您指定一個設備。
- 在 IP 目錄中，找到並選擇 25G Ethernet Intel FPGA IP for Agilex。 出現“新 IP 變體”窗口。
- 為您的 IP 變體指定一個頂級名稱，然後單擊“確定”。 參數編輯器添加頂級.ip file 自動添加到當前項目。 如果系統提示您手動添加 .ip file 添加到項目中，單擊項目 ➤ 添加/刪除 Files 在項目中添加 file.
- 在 Intel Quartus Prime Pro Edition 軟件中，您必須在 Device 字段中選擇特定的 Intel Agilex 器件，或者保留 Intel Quartus Prime 軟件建議的默認器件。
筆記： 硬件設計前amp文件用目標板上的設備覆蓋選擇。 您從 design ex 的菜單中指定目標板ampEx 中的 le 選項amp樂設計選項卡。 - 單擊確定。 出現參數編輯器。
- 在 IP 選項卡上，為您的 IP 內核變體指定參數。
- 在前ample 設計選項卡，用於 Examp設計 Files，選擇Simulation選項生成testbench，選擇Synthesis選項生成硬件設計examp樂。 僅 Verilog HDL files 生成。
筆記： 功能性 VHDL IP 內核不可用。 僅指定 Verilog HDL，用於您的 IP 核設計前amp勒。 - 對於 Target Development Kit，選擇 Agilex I-series Transceiver-SoC Dev Kit
- 單擊生成 Example 設計按鈕。 選擇前任amp出現 le Design Directory 窗口。
- 如果你想修改設計前amp默認顯示的文件目錄路徑或名稱 (alt_e25_f_0_example_design), 瀏覽到新路徑並輸入新設計 examp文件目錄名 (ample_dir>）。
- 按一下“確定”。
1.2.1.設計實例amp文件參數
表 2. Ex 中的參數ample 設計選項卡
| 範圍 | 描述 |
| Examp設計 | 可用前ampIP參數設置的文件設計。 只有單通道 examp此 IP 支持文件設計。 |
| Examp設計 Files | 這 files 為不同的開發階段生成。 • 模擬——生成必要的 files模擬前任amp設計。 • Synthesis——生成合成 file秒。 使用這些 files 在英特爾 Quartus Prime 專業版軟件中編譯設計以進行硬件測試並執行靜態時序分析。 |
| 產生 File 格式 | RTL 的格式 files 用於模擬——Verilog。 |
| 選擇董事會 | 支持設計實現的硬件。 當您選擇英特爾 FPGA 開發板時，使用設備 AGIB027R31B1E2VRO 作為設計示例的目標設備amp樂世代。 Agilex I 系列收發器-SoC 開發套件：此選項允許您測試設計前amp所選英特爾 FPGA IP 開發套件上的文件。 此選項自動選擇 AGIB027R31B1E2VRO 的目標設備。 如果您的電路板版本具有不同的器件等級，您可以更改目標器件。 沒有任何： 此選項不包括設計前的硬件方面amp勒。 |
1.3. 生成瓦片 Files
Support-Logic Generation 是一個預綜合步驟，用於生成 tile-related file仿真和硬件設計需要它。 所有的瓷磚生成都是必需的
基於 F-tile 的設計模擬。 您必須在模擬之前完成此步驟。
- 在命令提示符下，導航到 ex 中的 compilation_test_design 文件夾amp樂設計：CD /編譯測試設計。
- 運行以下命令：quartus_tlg alt_eth_25g
1.4. 模擬 F-tile 25G 以太網英特爾 FPGA IP 設計
Examp測試平台
您可以通過從命令提示符運行仿真腳本來編譯和仿真設計。
- 在命令提示符下，更改測試台模擬工作目錄：cdample_dir>/ex_25g/sim.
- 運行 IP 設置仿真：ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
表 3. 模擬測試平台的步驟
| 模擬器 | 指示 |
| 風控系統* | 在命令行中，鍵入 sh run_vcs.sh |
| 問題模擬* | 在命令行中，鍵入 vsim -do run_vsim.do -logfile vsim.log 如果您更喜歡在不啟動 QuestaSim GUI 的情況下進行模擬，請鍵入 vsim -c -do run_vsim.do -logfile vsim.log |
| Cadence-Xcelium* | 在命令行中，鍵入 sh run_xcelium.sh |
成功的模擬以以下消息結束：
模擬通過。 或測試台完成。
成功完成後，您可以分析結果。
1.5. 編譯和配置 Design Examp硬件中的文件
25G 以太網英特爾 FPGA IP 核參數編輯器允許您編譯和配置設計實例amp在目標開發工具包上。
編譯和配置設計前amp在硬件上，請按照下列步驟操作：
- 啟動 Intel Quartus Prime Pro Edition 軟件並選擇 Processing > Start Compilation 來編譯設計。
- 生成 SRAM 對像後 file .sof，按照以下步驟對硬件設計進行編程ampIntel Agilex 設備上的文件：
一種。 在“工具”菜單上，單擊“程序員”。
b. 在編程器中，單擊硬件設置。
C。 選擇編程設備。
d. 選擇 Intel Agilex 開發板並將其添加到您的 Intel Quartus Prime Pro Edition 會話中。
e. 確保模式設置為 JTAG.
F。 選擇 Intel Agilex 設備並單擊添加設備。 程序員顯示
電路板上設備之間連接的框圖。
G。 在您的 .sof 所在的行中，選中 .sof 的複選框。
H。 選中 Program/Configure 列中的複選框。
一世。 單擊開始。
1.6. 測試 F-tile 25G 以太網英特爾 FPGA IP 硬件設計實例ample
編譯 F-tile 25G Ethernet Intel FPGA IP core design ex 後amp文件並在您的 Intel Agilex 設備上配置它，您可以使用系統控制台對 IP 內核進行編程。
打開系統控制台並測試硬件設計amp樂，請按照下列步驟操作：
- 在Intel Quartus Prime Pro Edition軟件中，選擇Tools ➤ System
調試工具 ➤ 系統控制台以啟動系統控制台。 - 在 Tcl 控制台窗格中，鍵入 cd hwtest 以將目錄更改為 /hardware_test_design/hwtest。
- 鍵入 source main.tcl 以打開與 J 的連接TAG 掌握。
按照設計前的硬件測試部分中的測試程序進行操作amp文件並在系統控制台中觀察測試結果。
F-tile 25G 以太網設計實例amp用於 Intel Agilex 設備的文件
F-tile 25G以太網設計實例ample 演示了使用 25G 以太網英特爾 FPGA IP 核的英特爾 Agilex 設備的以太網解決方案。
生成設計前amp來自 Example 25G 以太網英特爾 FPGA IP 參數編輯器的設計選項卡。 您還可以選擇生成有或沒有的設計
Reed-Solomon 前向糾錯 (RS-FEC) 功能。
2.1. 特點
- 支持以 25G 運行的單個以太網通道。
- 生成設計前amp具有 RS-FEC 功能的文件。
- 提供測試平台和仿真腳本。
- 根據 IP 配置實例化 F-Tile 參考和系統 PLL 時鍾英特爾 FPGA IP。
2.2. 硬件和軟件要求
Intel 使用以下硬件和軟件來測試 design exampLinux系統中的文件：
- 英特爾 Quartus Prime 專業版軟件。
- Siemens* EDA QuestaSim、Synopsys* VCS 和 Cadence Xcelium 模擬器。
- 用於硬件測試的英特爾 Agilex I 系列收發器 SoC 開發套件 (AGIB027R31B1E2VRO)。
2.3.功能說明
F-tile 25G以太網設計實例amp文件由 MAC+PCS+PMA 核心變體組成。 以下框圖顯示了 F-tile 25G 以太網設計示例中 MAC+PCS+PMA 內核變體的設計組件和頂層信號amp勒。
圖5. 方框圖—F-tile 25G 以太網設計示例ample（MAC+PCS+PMA 核心變體）
2.3.1. 設計組件
表 4. 設計組件
| 成分 | 描述 |
| F-tile 25G 以太網英特爾 FPGA IP | 由 MAC、PCS 和收發器 PHY 組成，配置如下： • 核心變體：MAC+PCS+PMA • 啟用流量控制： 選修的 • 啟用鏈路故障生成： 選修的 • 啟用前導碼直通： 選修的 • 啟用統計信息收集： 選修的 • 啟用 MAC 統計計數器： 選修的 • 參考時鐘頻率: 156.25 對於設計前amp對於 RS-FEC 功能，配置以下附加參數： • 啟用 RS-FEC： 選修的 |
| F-Tile 參考和系統 PLL 時鍾英特爾 FPGA IP | F-Tile 參考和系統 PLL 時鍾英特爾 FPGA IP 參數編輯器設置符合 F-tile 25G 以太網英特爾 FPGA IP 的要求。 如果生成設計前amp使用 生成前amp設計 IP 參數編輯器中的按鈕，IP 將自動實例化。 如果您創建自己的設計前amp文件，您必須手動實例化此 IP 並連接所有 I/O 端口。 有關此 IP 的信息，請參閱 F-Tile 架構和 PMA 和 FEC Direct PHY IP 用戶指南. |
| 客戶端邏輯 | 包括： • 流量生成器，生成突發數據包到25G 以太網Intel FPGA IP 內核進行傳輸。 • 流量監控器，監控來自25G 以太網英特爾FPGA IP 內核的突發數據包。 |
| 源頭和探頭 | 源和探測信號，包括系統復位輸入信號，可用於調試。 |
相關資訊
F-Tile 架構和 PMA 和 FEC Direct PHY IP 用戶指南
模擬
測試平台通過 IP 內核發送流量，測試 IP 內核的發送端和接收端。
2.4.1. 試驗台
圖 6. F-tile 25G 以太網英特爾 FPGA IP 設計實例的框圖amp仿真測試台
表 5. 測試平台組件
| 成分 | 描述 |
| 被測設備 (DUT) | 25G以太網英特爾FPGA IP核。 |
| 以太網數據包生成器和數據包監視器 | • 數據包生成器生成幀並傳輸到 DUT。 • Packet Monitor 監控TX 和RX 數據路徑並在模擬器控制台中顯示幀。 |
| F-Tile 參考和系統 PLL 時鍾英特爾 FPGA IP | 生成收發器和系統 PLL 參考時鐘。 |
2.4.2. 仿真設計實例amp組件
表 6. F-tile 25G 以太網設計實例amp測試平台 File 說明
| File 姓名 | 描述 |
| 測試台和仿真 Files | |
| basic_avl_tb_top.v | 頂層測試平台 file. 測試平台實例化 DUT，對設計組件和客戶端邏輯執行 Avalon® 內存映射配置，並向 25G 以太網英特爾 FPGA IP 發送數據包或從中接收數據包。 |
| 測試台腳本 | |
| 持續… | |
| File 姓名 | 描述 |
| 運行_vsim.do | 運行測試平台的 ModelSim 腳本。 |
| 運行_vcs.sh | 用於運行測試平台的 Synopsys VCS 腳本。 |
| 運行_xcelium.sh | 運行測試平台的 Cadence Xcelium 腳本。 |
2.4.3. 測試用例
模擬測試用例執行以下操作：
- 實例化 F-tile 25G 以太網英特爾 FPGA IP 和 F-Tile 參考和系統 PLL 時鍾英特爾 FPGA IP。
- 等待 RX 時鐘和 PHY 狀態信號穩定下來。
- 打印 PHY 狀態。
- 發送和接收 10 個有效數據。
- 分析結果。 成功的測試台顯示“Testbench complete.”。
以下的ample 輸出說明了一次成功的模擬測試運行：
彙編
按照編譯和配置 Design Ex 中的過程進行操作amp硬件中的文件來編譯和配置設計前amp所選硬件中的文件。
您可以使用僅編譯設計示例來估算資源利用率和 Fmaxamp樂。 您可以使用 Start Compilation 命令編譯您的設計
英特爾 Quartus Prime 專業版軟件中的處理菜單。 編譯成功生成編譯報告摘要。
如需了解更多信息，請參閱 Intel Quartus Prime Pro Edition 用戶指南中的設計編譯。
相關資訊
- 編譯和配置 Design Examp第 7 頁的硬件中的文件
- 英特爾 Quartus Prime 專業版用戶指南中的設計編譯
2.6. 硬件測試
在硬件設計前amp例如，您可以在內部串行環回模式下對 IP 內核進行編程，並在發送端生成通過接收端環回的流量。
按照提供的相關信息鏈接中的程序測試設計前amp所選硬件中的文件。
相關資訊
測試 F-tile 25G 以太網英特爾 FPGA IP 硬件設計實例amp第 8 頁的文件
2.6.1.測試程序
按照以下步驟測試設計 examp硬件中的文件：
- 在為此設計實例運行硬件測試之前ample，你必須重置系統：
一種。 對於默認的 Source and Probe GUI，單擊 Tools > In-System Sources & Probes Editor 工具。
b. 將系統復位信號 (Source[3:0]) 從 7 切換到 8 以應用複位並將系統復位信號返回到 7 以將系統從復位狀態釋放。
C。 監控 Probe 信號並確保狀態有效。 - 在系統控制台中，導航到 hwtest 文件夾並運行命令：source main.tcl 選擇一個 JTAG 掌握。 默認情況下，第一個 JTAG J 大師TAG 鏈被選中。 選擇 JTAG Intel Agilex 設備的主控，運行此命令：set_jtag <number of appropriate JTAG 大師>。 前任amp樂：set_jtag 1.
- 在系統控制台執行以下命令啟動串口環回測試：
表 7. 命令參數
| 範圍 | 描述 | Examp文件用法 |
| 檢查物理狀態 | 顯示時鐘頻率和 PHY 鎖定狀態。 | % chkphy_status 0 # 檢查鏈路 0 的狀態 |
| chkmac_stats | 顯示 MAC 統計計數器中的值。 | % chkmac_stats 0 # 檢查鏈路 0 的 mac 統計計數器 |
| clear_all_stats | 清除 IP 核統計計數器。 | % clear_all_stats 0 # 清除鏈路0的統計計數器 |
| start_gen | 啟動數據包生成器。 | % start_gen 0 # 在鏈路 0 上開始數據包生成 |
| 停止生成 | 停止數據包生成器。 | % stop_gen 0 # 停止鏈路 0 上的數據包生成 |
| loop_on | 打開內部串行環回。 | % loop_on 0 # 在鏈路 0 上打開內部環回 |
| 循環關閉 | 關閉內部串行環回。 | % loop_off 0 # 關閉鏈路 0 上的內部環回 |
| reg_read | 返回 IP 內核寄存器值. | % reg_read 0x402 # 讀取 link 402 地址 0 處的 IP CSR 寄存器 |
| reg_write | 寫到地址處的 IP 核寄存器. | % reg_write 0x401 0x1 # 將 0x1 寫入鏈路 401 地址 0 處的 IP CSR 臨時寄存器 |
一種。 輸入 loop_on 打開內部串行環回模式。
b. 輸入 chkphy_status 檢查 PHY 的狀態。 對於穩定鏈路，TXCLK、RXCLK 和 RX 狀態應具有如下所示的相同值：
C。 輸入 clear_all_stats 清除 TX 和 RX 統計寄存器。
d. 輸入 start_gen 開始數據包生成。
e. 輸入 stop_gen 停止數據包生成。
F。 輸入 chkmac_stats 讀取 TX 和 RX 統計計數器。 確保：
一世。 傳輸的數據包幀與接收到的數據包幀相匹配。
二. 沒有收到錯誤幀。
G。 輸入 loop_off 關閉內部串行環回。
圖 7. Samp文件測試輸出——TX 和 RX 統計計數器
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F-tile 25G 以太網 FPGA IP 設計示例的文檔修訂歷史amp用戶指南
| 檔案版本 | 英特爾 Quartus Prime 版本 | IP版本 | 變化 |
| 2022.10.14 | 22.3 | 1.0.0 | 初次發布。 |
英特爾公司。 版權所有。 英特爾、英特爾徽標和其他英特爾標誌是英特爾公司或其子公司的商標。 英特爾根據英特爾的標准保修保證其 FPGA 和半導體產品的性能符合當前規格，但保留隨時更改任何產品和服務的權利，恕不另行通知。 英特爾不承擔因應用或使用此處描述的任何信息、產品或服務而產生的任何責任或義務，除非英特爾明確書面同意。 建議英特爾客戶在依賴任何已發布信息和下訂單購買產品或服務之前獲取最新版本的設備規格。 *其他名稱和品牌可能被認為是他人的財產。
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英特爾 F-Tile 25G 以太網 FPGA IP 設計示例ample [pdf] 使用者指南 F-Tile 25G 以太網 FPGA IP 設計實例ample, F-Tile 25G, F-Tile 25G以太網FPGA, FPGA IP Design Example，IP設計Examp樂，750200 |
