IP FPGA
Disseny Example Guia de l'usuari
F-Tile 25G Ethernet Intel®
Actualitzat per a Intel® Quartus®
Suite de disseny Prime: 22.3
Versió IP: 1.0.0

Guia d'inici ràpid

El F-tile 25G Ethernet Intel FPGA IP per a dispositius Intel Agilex™ ofereix la capacitat de generar dissenys ex.ampfitxers per a configuracions seleccionades.
Figura 1. Disseny Example Ús

Estructura de directoris

Figura 2. 25G Ethernet Intel FPGA IP Disseny Exampl Estructura de directoris

• La simulació files (banc de proves només per a la simulació) es troben aample_dir>/example_testbench.
• El disseny només de compilació example es troba aample_dir>/ compilation_test_design.
• Configuració i prova del maquinari files (el disseny example in hardware) es troben aample_dir>/hardware_test_design.

Taula 1. Directori i File Descripcions

File Noms	Descripció
eth_ex_25g.qpf	Projecte Intel Quartus® Prime file.
eth_ex_25g.qsf	Configuració del projecte Intel Quartus Prime file.
eth_ex_25g.sdc	Restriccions de disseny de Synopsys file. Podeu copiar-lo i modificar-lo file per al vostre propi disseny de nucli IP Intel FPGA de 25 GbE.
eth_ex_25g.v	Disseny Verilog HDL de primer nivell, example file. El disseny d'un sol canal utilitza Verilog file.
comú/	Disseny de maquinari exampel suport files.
hwtest/main.tcl	Principal file per accedir a la consola del sistema.

Generació del disseny Example

Figura 4. Exampla pestanya Disseny a l'Editor de paràmetres IP d'Intel FPGA 25G Ethernet F-tile

Seguiu aquests passos per generar el disseny de maquinari, example i banc de proves:

1. A l'edició Intel Quartus Prime Pro, feu clic a File ➤ Assistent de nou projecte per crear un nou projecte de Quartus Prime, o bé File ➤ Projecte obert per obrir un projecte Quartus Prime existent. L'assistent us demana que especifiqueu un dispositiu.
2. Al catàleg IP, localitzeu i seleccioneu 25G Ethernet Intel FPGA IP per a Agilex. Apareix la finestra Nova variació d'IP.
3. Especifiqueu un nom de nivell superior per a la vostra variació d'IP i feu clic a D'acord. L'editor de paràmetres afegeix el .ip de nivell superior file automàticament al projecte actual. Si se us demana que afegiu manualment el fitxer .ip file al projecte, feu clic a Projecte ➤ Afegeix/Elimina Files al Projecte per afegir el file.
4. Al programari Intel Quartus Prime Pro Edition, heu de seleccionar un dispositiu Intel Agilex específic al camp Dispositiu o mantenir el dispositiu predeterminat que proposa el programari Intel Quartus Prime.
   Nota: El disseny de maquinari example sobreescriu la selecció amb el dispositiu al tauler de destinació. Especifiqueu el tauler de destinació des del menú de disseny, examples opcions a l'Exampla pestanya Disseny.
5. Feu clic a D'acord. Apareix l'editor de paràmetres.
6. A la pestanya IP, especifiqueu els paràmetres per a la vostra variació principal d'IP.
7. A l'Example pestanya Disseny, per exempleampel Disseny Files, seleccioneu l'opció Simulació per generar el banc de proves i seleccioneu l'opció Síntesi per generar el disseny de maquinari ex.ample. Només Verilog HDL filees generen s.
   Nota: Un nucli IP VHDL funcional no està disponible. Especifiqueu només Verilog HDL, per al disseny del vostre nucli IP, p. example.
8. Per a Target Development Kit, seleccioneu el kit de desenvolupament de transceptor-SoC de la sèrie Agilex I
9. Feu clic a Genera Example botó Disseny. El Select ExampApareix la finestra Directori de disseny.
10. Si voleu modificar el disseny exampruta o nom del directori del fitxer dels valors predeterminats que es mostren (alt_e25_f_0_example_design), busqueu el camí nou i escriviu el nou disseny, exampnom del directori de fitxers (ample_dir>).
11. Feu clic a D'acord.

1.2.1. Disseny Example Paràmetres
Taula 2. Paràmetres a l'Exampla pestanya Disseny

Paràmetre	Descripció
Exampel Disseny	Disponible exampdissenys de fitxers per a la configuració dels paràmetres IP. Només un canal exampEl disseny del fitxer és compatible amb aquesta IP.
Exampel Disseny Files	El files a generar per a les diferents fases de desenvolupament. • Simulació: genera el necessari files per simular l'exampdisseny. • Síntesi: genera la síntesi files. Fes servir aquests files per compilar el disseny al programari Intel Quartus Prime Pro Edition per a proves de maquinari i realitzar anàlisis de temporització estàtica.
Generar File Format	El format de la RTL files per a la simulació: Verilog.
Seleccioneu el tauler	Maquinari compatible per a la implementació del disseny. Quan seleccioneu una placa de desenvolupament Intel FPGA, utilitzeu el dispositiu AGIB027R31B1E2VRO com a dispositiu objectiu per al disseny ex.ampla generació. Agilex I-series Transceiver-SoC Dev Kit: aquesta opció us permet provar el disseny, per exempleampli al kit de desenvolupament Intel FPGA IP seleccionat. Aquesta opció selecciona automàticament el dispositiu objectiu de AGIB027R31B1E2VRO. Si la revisió del vostre tauler té un grau de dispositiu diferent, podeu canviar el dispositiu de destinació. Cap: Aquesta opció exclou els aspectes de maquinari per al disseny, example.

1.3. Generació de tessel·les Files

La generació de suport-lògica és un pas previ a la síntesi que s'utilitza per generar elements relacionats amb les fitxes fileEs requereix per a la simulació i el disseny de maquinari. La generació de rajoles és necessària per a tothom
Simulacions de disseny basades en rajoles F. Heu de completar aquest pas abans de la simulació.

1. A l'indicador d'ordres, navegueu a la carpeta compilation_test_design del vostre exampel disseny: cd /compilation_test_design.
2. Executeu l'ordre següent: quartus_tlg alt_eth_25g

1.4. Simulant el disseny F-tile 25G Ethernet Intel FPGA IP 
Exampel banc de proves
Podeu compilar i simular el disseny executant un script de simulació des de l'indicador d'ordres.

1. A l'indicador d'ordres, canvieu el directori de treball de simulació del banc de proves: cdample_dir>/ex_25g/sim.
2. Executeu la simulació de configuració IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Taula 3. Passos per simular el banc de proves

Simulador	Instruccions
VCS*	A la línia d'ordres, escriviu sh run_vcs.sh
QuestaSim*	A la línia d'ordres, escriviu vsim -do run_vsim.do -logfile vsim.log Si preferiu simular sense mostrar la GUI de QuestaSim, escriviu vsim -c -do run_vsim.do -logfile vsim.log
Cadència -Xcelium*	A la línia d'ordres, escriviu sh run_xcelium.sh

Una simulació correcta acaba amb el missatge següent:
Simulació superada. o Banc de proves complet.
Després de completar amb èxit, podeu analitzar els resultats.
1.5. Compilació i configuració del disseny Example en maquinari
L'editor de paràmetres bàsics 25G Ethernet Intel FPGA IP us permet compilar i configurar el disseny, per exempleample en un kit de desenvolupament d'objectius.

Per compilar i configurar un disseny exampel maquinari, seguiu aquests passos:

1. Inicieu el programari Intel Quartus Prime Pro Edition i seleccioneu Processament ➤ Inicia la compilació per compilar el disseny.
2. Després de generar un objecte SRAM file .sof, seguiu aquests passos per programar el disseny de maquinari exampli al dispositiu Intel Agilex:
   a. Al menú Eines, feu clic a Programador.
   b. Al Programador, feu clic a Configuració del maquinari.
   c. Seleccioneu un dispositiu de programació.
   d. Seleccioneu i afegiu la placa Intel Agilex a la vostra sessió d'Intel Quartus Prime Pro Edition.
   e. Assegureu-vos que el Mode estigui configurat a JTAG.
   f. Seleccioneu el dispositiu Intel Agilex i feu clic a Afegeix un dispositiu. Es mostra el programador
   un diagrama de blocs de les connexions entre els dispositius del vostre tauler.
   g. A la fila amb el vostre .sof, marqueu la casella del .sof.
   h. Marqueu la casella de la columna Programa/Configura.
   i. Feu clic a Inici.

1.6. Prova del disseny de maquinari IP Intel FPGA 25G Ethernet F-tile Example
Després de compilar el disseny del nucli F-tile 25G Ethernet Intel FPGA IP, exampi configureu-lo al vostre dispositiu Intel Agilex, podeu utilitzar la consola del sistema per programar el nucli IP.
Per encendre la consola del sistema i provar el disseny del maquinari, example, seguiu aquests passos:

1. Al programari Intel Quartus Prime Pro Edition, seleccioneu Eines ➤ Sistema
   Eines de depuració ➤ Consola del sistema per iniciar la consola del sistema.
2. Al panell de la consola Tcl, escriviu cd hwtest per canviar el directori a /hardware_test_design/hwtest.
3. Escriviu source main.tcl per obrir una connexió a JTAG mestre.

Seguiu el procediment de prova a la secció Proves de maquinari del disseny, exampi observeu els resultats de la prova a la consola del sistema.

F-tile 25G Ethernet Disseny Exampli per a dispositius Intel Agilex

El disseny Ethernet F-tile 25G example mostra una solució Ethernet per a dispositius Intel Agilex que utilitzen el nucli IP Intel FPGA Ethernet 25G.
Generar el disseny example de l'Example Pestanya Disseny de l'editor de paràmetres IP Intel FPGA 25G Ethernet. També podeu optar per generar el disseny amb o sense
la funció de correcció d'errors directes de Reed-Solomon (RS-FEC).
2.1. Característiques

• Admet un sol canal Ethernet que funciona a 25G.
• Genera disseny example amb funció RS-FEC.
• Proporciona un banc de proves i un script de simulació.
• Instancia la referència F-Tile i els rellotges PLL del sistema Intel FPGA IP basat en la configuració IP.

2.2. Requisits de maquinari i programari
Intel utilitza el següent maquinari i programari per provar el disseny, exampli en un sistema Linux:

• Programari Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS i Cadence Xcelium simulator.
• Kit de desenvolupament de transceptor-SoC de la sèrie Intel Agilex I (AGIB027R31B1E2VRO) per a proves de maquinari.

2.3. Descripció funcional
El disseny Ethernet F-tile 25G exampEl fitxer consta de la variant bàsica MAC+PCS+PMA. Els diagrames de blocs següents mostren els components de disseny i els senyals de nivell superior de la variant bàsica MAC+PCS+PMA en el disseny Ethernet 25G F-tile example.
Figura 5. Diagrama de blocs: disseny Ethernet 25G F-tile Example (MAC+PCS+Variant principal PMA)

2.3.1. Components de disseny
Taula 4. Components de disseny

Component	Descripció
F-tile 25G Ethernet Intel FPGA IP	Consisteix en MAC, PCS i transceptor PHY, amb la configuració següent: • Variant bàsica: MAC+PCS+PMA • Activa el control de flux: Opcional • Activa la generació d'errors d'enllaç: Opcional • Activa el pas del preàmbul: Opcional • Activa la recopilació d'estadístiques: Opcional • Activa els comptadors d'estadístiques MAC: Opcional • Freqüència de rellotge de referència: 156.25 Per al disseny exampamb la funció RS-FEC, es configura el següent paràmetre addicional: • Activa RS-FEC: Opcional
Rellotges de referència de F-Tile i PLL del sistema Intel FPGA IP	La configuració de l'editor de paràmetres IP FPGA d'Intel de referència i rellotges PLL del sistema F-Tile s'alinea amb els requisits de l'IP Intel FPGA Ethernet 25G F-tile. Si genereu el disseny example utilitzant Genera Exampel Disseny botó a l'editor de paràmetres IP, la IP s'instancia automàticament. Si creeu el vostre propi disseny example, heu d'instanciar manualment aquesta IP i connectar tots els ports d'E/S. Per obtenir informació sobre aquesta IP, consulteu Guia d'usuari de F-Tile Architecture i PMA i FEC Direct PHY IP.
Lògica del client	Consta de: • Generador de trànsit, que genera paquets de ràfega al nucli IP Intel FPGA 25G Ethernet per a la transmissió. • Monitor de trànsit, que supervisa els paquets de ràfega que provenen del nucli IP FPGA Intel 25G Ethernet.
Font i Sonda	Senyals de font i sonda, inclòs el senyal d'entrada de restabliment del sistema, que podeu utilitzar per a la depuració.

Informació relacionada
Guia d'usuari de F-Tile Architecture i PMA i FEC Direct PHY IP

Simulació

El banc de proves envia trànsit a través del nucli IP, exercint el costat de transmissió i el costat de recepció del nucli IP.
2.4.1. Banc de proves
Figura 6. Diagrama de blocs del disseny IP Intel FPGA de 25G Ethernet F-tile Exampel Banc de proves de simulació

Taula 5. Components del banc de proves

Component	Descripció
Dispositiu en prova (DUT)	El nucli IP 25G Ethernet Intel FPGA.
Generador de paquets Ethernet i monitor de paquets	• El generador de paquets genera trames i transmet al DUT. • Packet Monitor supervisa els camins de dades TX i RX i mostra els fotogrames a la consola del simulador.
Rellotges de referència de F-Tile i PLL del sistema Intel FPGA IP	Genera rellotges de referència PLL del transceptor i del sistema.

2.4.2. Disseny de simulació Example Components
Taula 6. Disseny Ethernet 25G F-tile Exampel banc de proves File Descripcions

File Nom	Descripció
Banc de proves i simulació Files
basic_avl_tb_top.v	Banc de proves de primer nivell file. El banc de proves crea una instància del DUT, realitza la configuració de mapes de memòria Avalon® en components de disseny i lògica de client, i envia i rep paquets cap a o des de la IP FPGA d'Intel Ethernet 25G.
Scripts del banc de proves
continuat…

File Nom	Descripció
run_vsim.do	L'script ModelSim per executar el banc de proves.
run_vcs.sh	L'script de Synopsys VCS per executar el banc de proves.
run_xcelium.sh	L'script de Cadence Xcelium per executar el banc de proves.

2.4.3. Cas de prova
El cas de prova de simulació realitza les accions següents:

1. Instàncies F-tile 25G Ethernet Intel FPGA IP i F-Tile Reference i System PLL Clocks Intel FPGA IP.
2. Espera que el rellotge RX i el senyal d'estat PHY s'estableixin.
3. Imprimeix l'estat PHY.
4. Envia i rep 10 dades vàlides.
5. Analitza els resultats. El banc de proves amb èxit mostra "Testbench complete".

El següent sampLa sortida del fitxer il·lustra una prova de simulació amb èxit:

Recopilació

Seguiu el procediment a Compilar i configurar el disseny Exampli al maquinari per compilar i configurar el disseny exampli al maquinari seleccionat.
Podeu estimar la utilització dels recursos i Fmax utilitzant el disseny només de compilació, example. Podeu compilar el vostre disseny utilitzant l'ordre Inicia la compilació a
Menú de processament del programari Intel Quartus Prime Pro Edition. Una compilació correcta genera el resum de l'informe de compilació.
Per obtenir més informació, consulteu la compilació de dissenys a la Guia d'usuari d'Intel Quartus Prime Pro Edition.
Informació relacionada

• Compilació i configuració del disseny Example a Maquinari a la pàgina 7
• Recopilació de dissenys a la Guia d'usuari de l'Intel Quartus Prime Pro Edition

2.6. Proves de maquinari
En el disseny de maquinari example, podeu programar el nucli IP en mode de bucle de retorn en sèrie intern i generar trànsit al costat de transmissió que retorna al costat de recepció.
Seguiu el procediment a l'enllaç d'informació relacionada proporcionat per provar el disseny, exampli al maquinari seleccionat.
Informació relacionada
Prova del disseny de maquinari IP Intel FPGA 25G Ethernet F-tile Exampa la pàgina 8
2.6.1. Procediment de prova
Seguiu aquests passos per provar el disseny, example en maquinari:

1. Abans d'executar les proves de maquinari per a aquest disseny, example, heu de restablir el sistema:
   a. Feu clic a Eines ➤ Eina d'editor de fonts i sondes dins del sistema per a la GUI de font i sonda predeterminada.
   b. Canvieu el senyal de restabliment del sistema (Font[3:0]) de 7 a 8 per aplicar els restabliments i torneu el senyal de restabliment del sistema a 7 per alliberar el sistema de l'estat de restabliment.
   c. Superviseu els senyals de la sonda i assegureu-vos que l'estat sigui vàlid.
2. A la consola del sistema, navegueu fins a la carpeta hwtest i executeu l'ordre: source main.tcl per seleccionar un fitxer J.TAG mestre. Per defecte, la primera JTAG mestre a la JTAG cadena està seleccionada. Per seleccionar la JTAG master per a dispositius Intel Agilex, executeu aquesta comanda: set_jtag <number of appropriate JTAG mestre>. Example: set_jtag 1.
3. Executeu les ordres següents a la consola del sistema per iniciar la prova de loopback sèrie:

Taula 7. Paràmetres d'ordres

Paràmetre	Descripció	Example Ús
estat_chkphy	Mostra les freqüències del rellotge i l'estat del bloqueig PHY.	% chkphy_status 0 # Comproveu l'estat de l'enllaç 0
chkmac_stats	Mostra els valors als comptadors d'estadístiques MAC.	% chkmac_stats 0 # Comprova el comptador d'estadístiques de mac de l'enllaç 0
esborra_totes_les_estadístiques	Esborra els comptadors d'estadístiques principals d'IP.	% clear_all_stats 0 # Esborra el comptador d'estadístiques de l'enllaç 0
start_gen	Inicia el generador de paquets.	% start_gen 0 # Comença la generació de paquets a l'enllaç 0
stop_gen	Atura el generador de paquets.	% stop_gen 0 # Atura la generació de paquets a l'enllaç 0
loop_on	Activa el loopback sèrie intern.	% loop_on 0 # Activa el loopback intern a l'enllaç 0
loop_off	Desactiva el bucle en sèrie intern.	% loop_off 0 # Desactiva el loopback intern a l'enllaç 0
reg_read	Retorna el valor del registre principal d'IP a .	% reg_read 0x402 # Llegiu el registre IP CSR a l'adreça 402 de l'enllaç 0
reg_write	Escriu al registre del nucli IP a l'adreça .	% reg_write 0x401 0x1 # Escriu 0x1 al registre de scratch IP CSR a l'adreça 401 de l'enllaç 0

a. Escriviu loop_on per activar el mode de loopback sèrie intern.
b. Escriviu chkphy_status per comprovar l'estat del PHY. L'estat TXCLK, RXCLK i RX hauria de tenir els mateixos valors que es mostren a continuació per a un enllaç estable:

c. Escriviu clear_all_stats per esborrar els registres d'estadístiques TX i RX.
d. Escriviu start_gen per començar la generació de paquets.
e. Escriviu stop_gen per aturar la generació de paquets.
f. Escriviu chkmac_stats per llegir els comptadors d'estadístiques TX i RX. Assegureu-vos que:
i. Les trames de paquets transmesos coincideixen amb les trames de paquets rebuts.
ii. No es reben trames d'error.
g. Escriviu loop_off per desactivar el loopback sèrie intern.
Figura 7. SampSortida de prova: comptadors d'estadístiques TX i RX

Historial de revisions de documents per a F-tile 25G Ethernet FPGA IP Disseny Example Guia de l'usuari

Versió del document	Versió Intel Quartus Prime	Versió IP	Canvis
2022.10.14	22.3	1.0.0	Alliberament inicial.

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis. * Altres noms i marques es poden reclamar com a propietat d'altres.
ISO
9001:2015
Registrat

Versió en línia
Envia comentaris
ID: 750200
Versió: 2022.10.14

Documents/Recursos

Intel F-Tile 25G Ethernet FPGA IP Disseny Example [pdfGuia de l'usuari F-Tile 25G Ethernet FPGA IP Disseny Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, Disseny IP Exampel, 750200

Referències

• Manual d'usuari