FPGA IP
עיצוב דוגמהampהמדריך למשתמש
F-Tile 25G Ethernet Intel®
מעודכן עבור Intel® Quartus®
סוויטת פריים עיצוב: 22.3
גרסת IP: 1.0.0

מדריך להתחלה מהירה

ה-F-tile 25G Ethernet Intel FPGA IP עבור התקני Intel Agilex™ מספק את היכולת ליצור עיצוב לשעברamples עבור תצורות נבחרות.
איור 1. עיצוב דוגמהample Usage

מבנה ספריות

איור 2. 25G Ethernet Intel FPGA IP Design Exampמבנה המדריך

• הסימולציה files (ספסל הבדיקה לסימולציה בלבד) ממוקמים בample_dir>/example_testbench.
• דוגמה לעיצוב הקומפילציה בלבדample ממוקם בample_dir>/ compilation_test_design.
• תצורת החומרה ובדיקה files (העיצוב דוגמהample in hardware) ממוקמים בample_dir>/hardware_test_design.

טבלה 1. מדריך ו File תיאורים

File שמות	תֵאוּר
eth_ex_25g.qpf	פרויקט Intel Quartus® Prime file.
eth_ex_25g.qsf	הגדרות פרויקט Intel Quartus Prime file.
eth_ex_25g.sdc	אילוצי עיצוב של סינופסיס file. אתה יכול להעתיק ולשנות את זה file עבור עיצוב ליבת 25GbE Intel FPGA IP משלך.
eth_ex_25g.v	עיצוב Verilog HDL ברמה העליונה למשלample file. עיצוב ערוץ יחיד משתמש ב-Verilog file.
מְשׁוּתָף/	עיצוב חומרה למשלampלתמיכה files.
hwtest/main.tcl	רָאשִׁי file לגישה למסוף המערכת.

יצירת ה-Design Example

איור 4. Exampלשונית עיצוב ב-F-tile 25G Ethernet Intel FPGA IP Parameter Editor

בצע את השלבים הבאים כדי ליצור את עיצוב החומרה למשלample and testbench:

1. ב-Intel Quartus Prime Pro Edition, לחץ File ➤ אשף פרויקט חדש ליצירת פרויקט חדש של Quartus Prime, או File ➤ פתח פרויקט לפתיחת פרויקט קיים של Quartus Prime. האשף יבקש ממך לציין מכשיר.
2. בקטלוג ה-IP, אתר ובחר 25G Ethernet Intel FPGA IP עבור Agilex. החלון וריאציה IP חדשה מופיע.
3. ציין שם ברמה העליונה עבור גרסת ה-IP שלך ולחץ על אישור. עורך הפרמטרים מוסיף את ה-.ip ברמה העליונה file לפרויקט הנוכחי באופן אוטומטי. אם תתבקש להוסיף ידנית את ה-.ip file לפרויקט, לחץ על פרויקט ➤ הוסף/הסר Files בפרויקט כדי להוסיף את file.
4. בתוכנת Intel Quartus Prime Pro Edition, עליך לבחור מכשיר Intel Agilex ספציפי בשדה Device, או לשמור את מכשיר ברירת המחדל שתוכנת Intel Quartus Prime מציעה.
   פֶּתֶק: עיצוב החומרה למשלample מחליף את הבחירה עם ההתקן בלוח היעד. אתה מציין את לוח היעד מהתפריט של עיצוב למשלampהאפשרויות ב-Exampלשונית עיצוב.
5. לחץ על אישור. עורך הפרמטרים מופיע.
6. בכרטיסייה IP, ציין את הפרמטרים עבור גרסת ליבת ה-IP שלך.
7. על האקסampלשונית העיצוב, למשלample Design Files, בחר באפשרות סימולציה כדי ליצור את ספסל הבדיקה, ובחר באפשרות סינתזה כדי ליצור את עיצוב החומרה למשלample. רק Verilog HDL fileנוצרים s.
   פֶּתֶק: ליבת VHDL IP פונקציונלית אינה זמינה. ציין את Verilog HDL בלבד, עבור עיצוב ליבת ה-IP שלך, למשלample.
8. עבור ערכת פיתוח יעד, בחר את ערכת הפיתוח של Agilex I-series Transceiver-SoC
9. לחץ על צור דוגמהampלחצן העיצוב. האקסית הנבחרתampחלון ה-Design Directory מופיע.
10. אם ברצונך לשנות את העיצוב למשלampנתיב הספרייה או השם מברירות המחדל המוצגות (alt_e25_f_0_example_design), דפדף לנתיב החדש והקלד את העיצוב החדש למשלampשם הספרייה (ample_dir>).
11. לחץ על אישור.

1.2.1. עיצוב דוגמהample פרמטרים
טבלה 2. פרמטרים ב-Example Design Tab

פָּרָמֶטֶר	תֵאוּר
Example Design	זמין example עיצובים עבור הגדרות פרמטר ה-IP. רק ערוץ יחיד למשלample design נתמך עבור IP זה.
Example Design Files	ה files ליצור עבור שלב הפיתוח השונה. • סימולציה — מייצרת את הדרוש files להדמיית האקסampלעיצוב. • סינתזה—יוצר את הסינתזה fileס. השתמש באלה files כדי להרכיב את העיצוב בתוכנת Intel Quartus Prime Pro Edition לבדיקות חומרה ולבצע ניתוח תזמון סטטי.
לִיצוֹר File פוּרמָט	הפורמט של ה-RTL files לסימולציה - Verilog.
בחר לוח	חומרה נתמכת ליישום עיצוב. כאשר אתה בוחר לוח פיתוח Intel FPGA, השתמש במכשיר AGIB027R31B1E2VRO בתור התקן היעד לעיצוב לשעברampלדור. Agilex I-series Transceiver-SoC Dev Kit: אפשרות זו מאפשרת לך לבדוק את העיצוב לשעברample על ערכת הפיתוח של Intel FPGA IP שנבחרה. אפשרות זו בוחרת באופן אוטומטי את התקן היעד של AGIB027R31B1E2VRO. אם לגרסה של הלוח שלך יש דרגת מכשיר שונה, אתה יכול לשנות את מכשיר היעד. אַף לֹא אֶחָד: אפשרות זו אינה כוללת את היבטי החומרה עבור העיצוב, למשלample.

1.3. יצירת אריח Files

Generation Support-Logic הוא שלב טרום סינתזה המשמש ליצירת אריחים הקשורים fileנדרשים עבור סימולציה ותכנון חומרה. יצירת האריחים נדרשת עבור כולם
הדמיות עיצוב מבוססות אריחי F. עליך להשלים שלב זה לפני הסימולציה.

1. בשורת הפקודה, נווט לתיקיית compilation_test_design באקס שלךampעיצוב: CD /compilation_test_design.
2. הפעל את הפקודה הבאה: quartus_tlg alt_eth_25g

1.4. הדמיית F-tile 25G Ethernet Intel FPGA IP Design 
Example Testbench
אתה יכול לקמפל ולדמות את העיצוב על ידי הפעלת סקריפט סימולציה משורת הפקודה.

1. בשורת הפקודה, שנה את ספריית העבודה המדמה testbench: cdample_dir>/ex_25g/sim.
2. הפעל את סימולציית הגדרת ה-IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

טבלה 3. שלבים להדמיית ה-Testbench

מַדמֶה	הוראות
VCS*	בשורת הפקודה, הקלד sh run_vcs.sh
QuestaSim*	בשורת הפקודה, הקלד vsim -do run_vsim.do -logfile vsim.log אם אתה מעדיף לדמות מבלי להעלות את ה-QuestaSim GUI, הקלד vsim -c -do run_vsim.do -logfile vsim.log
קיידנס -Xcelium*	בשורת הפקודה, הקלד sh run_xcelium.sh

סימולציה מוצלחת מסתיימת בהודעה הבאה:
סימולציה עברה. או Testbench שלם.
לאחר סיום מוצלח, אתה יכול לנתח את התוצאות.
1.5. קומפילציה וקביעת תצורה של ה-Design Example בחומרה
עורך הליבה של 25G Ethernet Intel FPGA IP מאפשר לך לקמפל ולהגדיר את העיצוב למשלample על ערכת פיתוח יעד.

לקמפל ולהגדיר עיצוב לדוגמהampלחומרה, בצע את השלבים הבאים:

1. הפעל את תוכנת Intel Quartus Prime Pro Edition ובחר בעיבוד ➤ התחל קומפילציה כדי לקמפל את העיצוב.
2. לאחר יצירת אובייקט SRAM file .sof, בצע את השלבים הבאים כדי לתכנת את עיצוב החומרה למשלample במכשיר Intel Agilex:
   א. בתפריט כלים, לחץ על מתכנת.
   ב. במתכנת, לחץ על הגדרת חומרה.
   ג. בחר התקן תכנות.
   ד. בחר והוסף את לוח Intel Agilex להפעלת Intel Quartus Prime Pro Edition שלך.
   ה. ודא שמצב מוגדר ל-JTAG.
   ו. בחר את התקן Intel Agilex ולחץ על הוסף התקן. המתכנת מוצג
   תרשים בלוקים של החיבורים בין המכשירים בלוח שלך.
   ז. בשורה עם ה-.sof שלך, סמן את התיבה עבור ה-.sof.
   ח. סמן את התיבה בעמודה תוכנית/הגדר.
   אני. לחץ על התחל.

1.6. בדיקת F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
לאחר הידור של F-tile 25G Ethernet Intel FPGA IP עיצוב ליבת למשלampותגדיר אותו במכשיר Intel Agilex שלך, תוכל להשתמש במסוף המערכת כדי לתכנת את ליבת ה-IP.
כדי להפעיל את מסוף המערכת ולבדוק את עיצוב החומרה למשלample, בצע את השלבים הבאים:

1. בתוכנת Intel Quartus Prime Pro Edition, בחר כלים ➤ מערכת
   כלים לאיתור באגים ➤ מסוף המערכת כדי להפעיל את מסוף המערכת.
2. בחלונית Tcl Console, הקלד cd hwtest כדי לשנות את הספרייה ל- / hardware_test_design/hwtest.
3. הקלד source main.tcl כדי לפתוח חיבור ל-JTAG לִשְׁלוֹט.

בצע את הליך הבדיקה בסעיף בדיקת חומרה של העיצוב למשלampראה את תוצאות הבדיקה ב-System Console.

F-tile 25G Ethernet Design Example עבור התקני Intel Agilex

עיצוב ה-F-tile 25G Ethernet למשלample מדגים פתרון Ethernet עבור התקני Intel Agilex באמצעות ליבת 25G Ethernet Intel FPGA IP.
צור את העיצוב למשלample מהאקסampלשונית עיצוב של עורך הפרמטרים של 25G Ethernet Intel FPGA IP. אתה יכול גם לבחור ליצור את העיצוב עם או בלי
תכונת Reed-Solomon Forward Error Correction (RS-FEC).
2.1. תכונות

• תומך בערוץ Ethernet בודד הפועל ב-25G.
• מייצר עיצוב למשלample עם תכונת RS-FEC.
• מספק ספסל בדיקה ותסריט סימולציה.
• מופעלת F-Tile Reference ו-System PLL Clocks Intel FPGA IP מבוסס על תצורת IP.

2.2. דרישות חומרה ותוכנה
אינטל משתמשת בחומרה ובתוכנה הבאים כדי לבדוק את העיצוב, למשלample במערכת לינוקס:

• תוכנת Intel Quartus Prime Pro Edition.
• סימנס* EDA QuestaSim, Synopsys* VCS וסימולטור Cadence Xcelium.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) לבדיקת חומרה.

2.3. תיאור פונקציונלי
עיצוב ה-F-tile 25G Ethernet למשלample מורכב מגרסה הליבה של MAC+PCS+PMA. דיאגרמות הבלוק הבאות מציגות את רכיבי העיצוב ואת האותות ברמה העליונה של גרסת הליבה MAC+PCS+PMA בעיצוב F-tile 25G Ethernet לשעברample.
איור 5. תרשים בלוקים-F-tile 25G Ethernet Design Example (גרסת ליבה של MAC+PCS+PMA)

2.3.1. רכיבי עיצוב
טבלה 4. רכיבי עיצוב

רְכִיב	תֵאוּר
F-tile 25G Ethernet Intel FPGA IP	מורכב מ-MAC, PCS ו-Transceiver PHY, עם התצורה הבאה: • וריאנט ליבה: MAC+PCS+PMA • אפשר בקרת זרימה: אופציונלי • אפשר יצירת תקלות בקישור: אופציונלי • אפשר העברת פתיחה: אופציונלי • אפשר איסוף נתונים סטטיסטיים: אופציונלי • הפעל מונים סטטיסטיים של MAC: אופציונלי • תדר שעון ייחוס: 156.25 עבור העיצוב לשעברampעם תכונת RS-FEC, הפרמטר הנוסף הבא מוגדר: • אפשר RS-FEC: אופציונלי
F-Tile Reference and System PLL Clocks Intel FPGA IP	הגדרות עורך הפרמטרים של F-Tile ו-System PLL של Intel FPGA IP מתאימות לדרישות של F-tile 25G Ethernet Intel FPGA IP. אם אתה מייצר את העיצוב למשלample משתמש צור אקסample Design כפתור בעורך פרמטרי ה-IP, ה-IP יוצג אוטומטית. אם אתה יוצר עיצוב משלך, למשלample, עליך להפעיל את ה-IP הזה באופן ידני ולחבר את כל יציאות ה-I/O. למידע על IP זה, עיין ב F-Tile Architecture ומדריך למשתמש של PMA ו-FEC Direct PHY IP.
היגיון לקוח	מורכב מ: • מחולל תנועה, המייצר מנות פרץ לליבה 25G Ethernet Intel FPGA IP לשידור. • צג תנועה, המנטר חבילות פרץ המגיעות מליבת ה-25G Ethernet Intel FPGA IP.
מקור ובדיקה	אותות מקור ובדיקה, כולל אות קלט של איפוס המערכת, שבו אתה יכול להשתמש לצורך איתור באגים.

מידע קשור
F-Tile Architecture ומדריך למשתמש של PMA ו-FEC Direct PHY IP

הַדמָיָה

ספסל הבדיקה שולח תעבורה דרך ליבת ה-IP, מפעיל את צד השידור והקבלה של ליבת ה-IP.
2.4.1. מבחן ביצועים
איור 6. תרשים בלוקים של F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

טבלה 5. רכיבי ספסל בדיקה

רְכִיב	תֵאוּר
מכשיר בבדיקה (DUT)	ליבת 25G Ethernet Intel FPGA IP.
מחולל מנות Ethernet ומנטר מנות	• מחולל מנות יוצר מסגרות ומשדר ל-DUT. • Packet Monitor מנטר נתיבי נתונים של TX ו-RX ומציג את הפריימים בקונסולת הסימולטור.
F-Tile Reference and System PLL Clocks Intel FPGA IP	יוצר שעוני ייחוס של מקלט משדר ומערכת PLL.

2.4.2. עיצוב סימולציה דוגמהample Components
טבלה 6. F-tile 25G Ethernet Design Example Testbench File תיאורים

File שֵׁם	תֵאוּר
ספסל בדיקה וסימולציה Files
basic_avl_tb_top.v	ספסל בדיקה ברמה עליונה file. ספסל הבדיקה מיישם את ה-DUT, מבצע תצורה ממופת זיכרון של Avalon® על רכיבי עיצוב ולוגיקת לקוח, ושולח ומקבל מנות אל או מ-25G Ethernet Intel FPGA IP.
סקריפטים של ספסל בדיקה
נִמשָׁך…

File שֵׁם	תֵאוּר
run_vsim.do	סקריפט ModelSim להפעלת ספסל הבדיקה.
run_vcs.sh	הסקריפט של Synopsys VCS להפעלת ספסל הבדיקה.
run_xcelium.sh	התסריט של Cadence Xcelium להפעלת ספסל הבדיקה.

2.4.3. מקרה מבחן
מקרה מבחן הסימולציה מבצע את הפעולות הבאות:

1. מראה F-tile 25G Ethernet Intel FPGA IP ו-F-Tile Reference and System PLL Clocks Intel FPGA IP.
2. ממתין לשעון RX ואות מצב PHY להתייצב.
3. מדפיס סטטוס PHY.
4. שולח ומקבל 10 נתונים חוקיים.
5. מנתח את התוצאות. ספסל הבדיקה המוצלח מציג את "ספסל הבדיקה הושלם".

הס' הבאותampהפלט ממחיש ריצת מבחן סימולציה מוצלחת:

הַהדָרָה

בצע את ההליך ב-Compiling and Configuration the Design Example בחומרה כדי לקמפל ולהגדיר את העיצוב למשלample בחומרה שנבחרה.
אתה יכול להעריך את ניצול המשאבים ואת ה-Fmax באמצעות דוגמה לעיצוב הקומפילציה בלבדample. אתה יכול להרכיב את העיצוב שלך באמצעות הפקודה התחל קומפילציה ב-
תפריט עיבוד בתוכנת Intel Quartus Prime Pro Edition. אוסף מוצלח יוצר את סיכום דוח הקומפילציה.
למידע נוסף, עיין ב-Design Compilation במדריך למשתמש של Intel Quartus Prime Pro Edition.
מידע קשור

• קומפילציה וקביעת תצורה של ה-Design Example בחומרה בעמוד 7
• אוסף עיצוב במדריך למשתמש של Intel Quartus Prime Pro Edition

2.6. בדיקת חומרה
בעיצוב החומרה למשלample, אתה יכול לתכנת את ליבת ה-IP במצב לולאה טורית פנימית וליצור תעבורה בצד השידור החוזר בלולאה דרך צד הקבלה.
עקוב אחר ההליך בקישור המידע הקשור המסופק כדי לבדוק את העיצוב למשלample בחומרה שנבחרה.
מידע קשור
בדיקת F-tile 25G Ethernet Intel FPGA IP Hardware Design Exampלה בעמוד 8
2.6.1. נוהל הבדיקה
בצע את השלבים הבאים כדי לבדוק את העיצוב למשלample בחומרה:

1. לפני שתפעיל את בדיקת החומרה עבור עיצוב זה, למשלample, עליך לאפס את המערכת:
   א. לחץ על כלים ➤ כלי עורך מקורות ובדיקה בתוך המערכת עבור ברירת המחדל של מקור ו-Probe GUI.
   ב. החלף את אות איפוס המערכת (מקור[3:0]) מ-7 ל-8 כדי להחיל את האיפוסים ולהחזיר את אות איפוס המערכת ל-7 כדי לשחרר את המערכת ממצב האיפוס.
   ג. עקוב אחר אותות ה-Probe וודא שהסטטוס תקף.
2. במסוף המערכת, נווט לתיקיית hwtest והפעל את הפקודה: source main.tcl כדי לבחור JTAG לִשְׁלוֹט. כברירת מחדל, ה-J הראשוןTAG מאסטר על ה-JTAG נבחרה שרשרת. כדי לבחור את ה-JTAG מאסטר עבור התקני Intel Agilex, הפעל את הפקודה הזו: set_jtag <number of appropriate JTAG מאסטר>. לְשֶׁעָבַרample: set_jtag 1.
3. הפעל את הפקודות הבאות במסוף המערכת כדי להתחיל את בדיקת הלולאה הטורית:

טבלה 7. פרמטרי פקודה

פָּרָמֶטֶר	תֵאוּר	Example Usage
chkphy_status	מציג את תדרי השעון ואת מצב נעילת ה-PHY.	% chkphy_status 0 # בדוק את הסטטוס של קישור 0
chkmac_stats	מציג את הערכים במונים הסטטיסטיים של MAC.	% chkmac_stats 0 # בודק את מונה הסטטיסטיקה של Mac של קישור 0
clear_all_stats	מנקה את מונים הסטטיסטיקה של ליבת ה-IP.	% clear_all_stats 0 # מנקה את מונה הסטטיסטיקה של קישור 0
start_gen	מפעיל את מחולל החבילות.	% start_gen 0 # התחל יצירת מנות בקישור 0
stop_gen	עוצר את מחולל החבילות.	% stop_gen 0 # עצור יצירת מנות בקישור 0
loop_on	מפעיל לולאה טורית פנימית.	% loop_on 0 # הפעל לולאה פנימית בקישור 0
loop_off	מכבה לולאה טורית פנימית.	% loop_off 0 # כבה לולאה פנימית בקישור 0
reg_read	מחזירה את ערך הליבה של IP ב- .	% reg_read 0x402 # קרא את רישום IP CSR בכתובת 402 של קישור 0
reg_write	כותב לרישום ליבת ה-IP בכתובת .	% reg_write 0x401 0x1 # כתוב 0x1 ל-IP CSR Scratch Register בכתובת 401 של קישור 0

א. הקלד loop_on כדי להפעיל את מצב הלולאה הטורית הפנימית.
ב. הקלד chkphy_status כדי לבדוק את מצב ה-PHY. סטטוס TXCLK, RXCLK ו-RX צריכים להיות בעלי אותם ערכים המוצגים להלן עבור קישור יציב:

ג. הקלד clear_all_stats לנקות רישומי סטטיסטיקה של TX ו-RX.
ד. הקלד start_gen כדי להתחיל יצירת מנות.
ה. הקלד stop_gen כדי לעצור יצירת מנות.
ו. הקלד chkmac_stats כדי לקרוא את מונים הסטטיסטיקה של TX ו-RX. תוודא ש:
אני. מסגרות המנות המשודרות תואמות למסגרות החבילות שהתקבלו.
ii. לא מתקבלות מסגרות שגיאה.
ז. הקלד loop_off כדי לכבות את הלולאה הטורית הפנימית.
איור 7. Sample Test Output - מונים סטטיסטיים של TX ו-RX

היסטוריית תיקוני מסמך עבור F-tile 25G Ethernet FPGA IP Design Exampהמדריך למשתמש

גרסת מסמך	גרסת Intel Quartus Prime	גרסת IP	שינויים
2022.10.14	22.3	1.0.0	שחרור ראשוני.

תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel Corporation או של חברות הבת שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים. *שמות ומותגים אחרים עשויים להיטען כרכושם של אחרים.
ISO
9001:2015
רָשׁוּם

גרסה מקוונת
שלח משוב
מזהה: 750200
גרסה: 2022.10.14

מסמכים / משאבים

intel F-Tie 25G Ethernet FPGA IP Design Example [pdfמדריך למשתמש F-Tie 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Exampלה, 750200

הפניות

• מדריך למשתמש