FPGA IP
Tervezés plample Felhasználói kézikönyv
F-Tile 25G Ethernet Intel®
Frissítve az Intel® Quartus® számára
Prime Design Suite: 22.3
IP-verzió: 1.0.0

Gyors üzembe helyezési útmutató

Az F-tile 25G Ethernet Intel FPGA IP az Intel Agilex™ eszközökhöz lehetővé teszi a tervezési pl.amples a kiválasztott konfigurációkhoz.
1. ábra Tervezés plample Használat

Címtárstruktúra

2. ábra 25G Ethernet Intel FPGA IP Design Example Directory Structure

• A szimuláció files (csak szimulációs tesztpad) találhatókample_dir>/example_testbench.
• A csak összeállításra szánt design plample találhatóample_dir>/ compilation_test_design.
• A hardver konfigurációja és tesztje files (a design plample in hardver) találhatókample_dir>/hardware_test_design.

1. táblázat Címtár és File Leírások

File Nevek	Leírás
eth_ex_25g.qpf	Intel Quartus® Prime projekt file.
eth_ex_25g.qsf	Intel Quartus Prime projektbeállítások file.
eth_ex_25g.sdc	A Synopsys tervezési korlátai file. Ezt másolhatja és módosíthatja file saját 25 GbE Intel FPGA IP mag kialakításához.
eth_ex_25g.v	Csúcsszintű Verilog HDL design plample file. Az egycsatornás tervezés Verilogot használ file.
közös/	Hardver tervezés plample support files.
hwtest/main.tcl	Fő file a System Console eléréséhez.

A Design Ex létrehozásaample

4. ábra. Example Design Tab az F-tile 25G Ethernet Intel FPGA IP paraméterszerkesztőben

Kövesse ezeket a lépéseket a hardverterv létrehozásához, plample és tesztpad:

1. Az Intel Quartus Prime Pro Edition programban kattintson a gombra File ➤ Új projekt varázsló új Quartus Prime projekt létrehozásához, vagy File ➤ Nyissa meg a Projektet egy meglévő Quartus Prime projekt megnyitásához. A varázsló kéri, hogy adjon meg egy eszközt.
2. Az IP-katalógusban keresse meg és válassza ki a 25G Ethernet Intel FPGA IP-t az Agilex számára. Megjelenik az Új IP-változat ablak.
3. Adja meg az IP-változat legfelső szintű nevét, majd kattintson az OK gombra. A paraméterszerkesztő hozzáadja a legfelső szintű .ip fájlt file automatikusan az aktuális projekthez. Ha a rendszer kéri, hogy manuálisan adja hozzá az .ip file a projekthez kattintson a Projekt ➤ Hozzáadás/eltávolítás elemre Files a Projectben, hogy hozzáadja a file.
4. Az Intel Quartus Prime Pro Edition szoftverben ki kell választania egy adott Intel Agilex eszközt az Eszköz mezőben, vagy meg kell tartania az Intel Quartus Prime szoftver által javasolt alapértelmezett eszközt.
   Jegyzet: A hardver tervezés plample felülírja a kijelölést a céltáblán lévő eszközzel. A céltáblát a tervezés menüjéből adja meg plampopciók az Example Design fül.
5. Kattintson az OK gombra. Megjelenik a paraméterszerkesztő.
6. Az IP lapon adja meg az IP-magváltozat paramétereit.
7. Az Example Design fül, plample Design Files, válassza a Szimuláció lehetőséget a tesztpad létrehozásához, és válassza a Szintézis lehetőséget a hardverterv létrehozásához, pl.ample. Csak Verilog HDL files keletkeznek.
   Jegyzet: Nem áll rendelkezésre működőképes VHDL IP mag. Csak a Verilog HDL-t adja meg az IP-mag kialakításához, plample.
8. A Target Development Kithez válassza az Agilex I-series Transceiver-SoC fejlesztői készletet
9. Kattintson a Generate Example Design gomb. A Select ExampMegjelenik a Design Directory ablak.
10. Ha módosítani szeretné a tervezést, plample könyvtár elérési útja vagy neve a megjelenített alapértelmezett értékekből (alt_e25_f_0_example_design), tallózzon az új elérési útra, és írja be az új designt, plample könyvtárnév (ample_dir>).
11. Kattintson az OK gombra.

1.2.1. Tervezés plample Paraméterek
2. táblázat. Paraméterek az Example Design Tab

Paraméter	Leírás
Example Design	Elérhető plample tervezi az IP-paraméterek beállításait. Csak egycsatornás plample design támogatott ezen az IP-n.
Example Design Files	A files generálni a különböző fejlesztési fázisokhoz. • Szimuláció – generálja a szükségeset files az ex szimulálásáraamptervezés. • Szintézis – előállítja a szintézist files. Használd ezeket files összeállítani a tervet az Intel Quartus Prime Pro Edition szoftverben a hardver teszteléséhez és a statikus időzítés elemzéséhez.
Generál File Formátum	Az RTL formátuma files szimulációhoz – Verilog.
Válassza a Tábla lehetőséget	Támogatott hardver a tervezés megvalósításához. Ha Intel FPGA fejlesztőkártyát választ, használja az AGIB027R31B1E2VRO eszközt céleszközként a tervezéshez, pl.ample generáció. Agilex I-sorozatú Transceiver-SoC Dev Kit: Ezzel az opcióval tesztelheti aample a kiválasztott Intel FPGA IP fejlesztőkészleten. Ez az opció automatikusan kiválasztja az AGIB027R31B1E2VRO céleszközét. Ha a tábla verziója eltérő eszközosztályú, módosíthatja a céleszközt. Egyik sem: Ez az opció kizárja a tervezés hardveres szempontjait, plample.

1.3. Csempe generálása Files

A Support-Logic Generation egy szintézis előtti lépés, amelyet a csempével kapcsolatos generáláshoz használnak files szükséges a szimulációhoz és a hardvertervezéshez. A csempegenerálás mindenkinek szükséges
F-lap alapú tervezési szimulációk. Ezt a lépést el kell végeznie a szimuláció előtt.

1. A parancssorban keresse meg a compilation_test_design mappát az ex-benampdizájn: cd /compilation_test_design.
2. Futtassa a következő parancsot: quartus_tlg alt_eth_25g

1.4. Az F-tile 25G Ethernet Intel FPGA IP Design szimulációja 
Example Testbench
A tervezést lefordíthatja és szimulálhatja egy szimulációs szkript futtatásával a parancssorból.

1. A parancssorban módosítsa a tesztpadot szimuláló munkakönyvtárat: cdample_dir>/ex_25g/sim.
2. Futtassa az IP-beállítási szimulációt:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

3. táblázat: A tesztpad szimulációjának lépései

Szimulátor	Utasítás
VCS*	A parancssorba írja be az sh run_vcs.sh parancsot
QuestaSim*	A parancssorba írja be a vsim -do run_vsim.do -log parancsotfile vsim.log Ha a QuestaSim grafikus felhasználói felület előhívása nélkül szeretne szimulálni, írja be: vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	A parancssorba írja be az sh run_xcelium.sh parancsot

A sikeres szimuláció a következő üzenettel zárul:
Szimuláció sikeres. vagy Testbench kész.
A sikeres befejezés után elemezheti az eredményeket.
1.5. A Design Ex. összeállítása és konfigurálásaample a Hardverben
A 25G Ethernet Intel FPGA IP magparaméter-szerkesztővel lefordíthatja és konfigurálhatja a tervezési ex.ample egy célfejlesztő készleten.

Tervezés összeállításához és konfigurálásához plamphardver esetén kövesse az alábbi lépéseket:

1. Indítsa el az Intel Quartus Prime Pro Edition szoftvert, és válassza a Feldolgozás ➤ Fordítás indítása lehetőséget a terv összeállításához.
2. Miután létrehozott egy SRAM objektumot file .sof, kövesse az alábbi lépéseket a hardverterv programozásához, plample az Intel Agilex eszközön:
   a. Az Eszközök menüben kattintson a Programozó elemre.
   b. A Programozóban kattintson a Hardverbeállítás elemre.
   c. Válasszon ki egy programozó eszközt.
   d. Válassza ki és adja hozzá az Intel Agilex kártyát az Intel Quartus Prime Pro Edition munkamenetéhez.
   e. Győződjön meg arról, hogy a Mód beállítása JTAG.
   f. Válassza ki az Intel Agilex eszközt, és kattintson az Eszköz hozzáadása gombra. A programozó megjelenik
   a kártyán lévő eszközök közötti kapcsolatok blokkvázlata.
   g. A .sof sorban jelölje be a .sof jelölőnégyzetet.
   h. Jelölje be a jelölőnégyzetet a Program/Configure oszlopban.
   én. Kattintson a Start gombra.

1.6. Az F-tile 25G Ethernet Intel FPGA IP hardvertervezés tesztelése Example
Az F-tile 25G Ethernet Intel FPGA IP magterv összeállítása után plample és konfigurálja azt Intel Agilex eszközén, akkor a System Console segítségével programozhatja az IP magot.
A rendszerkonzol bekapcsolásához és a hardvertervezés teszteléséhez plample, kövesse az alábbi lépéseket:

1. Az Intel Quartus Prime Pro Edition szoftverben válassza az Eszközök ➤ Rendszer lehetőséget
   Hibakereső eszközök ➤ Rendszerkonzol a rendszerkonzol elindításához.
2. A Tcl-konzol panelen írja be a cd hwtest parancsot a / hardver_teszt_design/hwtest könyvtárának módosításához.
3. Írja be a source main.tcl-t a kapcsolat megnyitásához a JTAG fő.

Kövesse a vizsgálati eljárást a tervezés Hardver tesztelése című részében, plample és figyelje meg a teszteredményeket a System Console-ban.

F-tile 25G Ethernet Design Example Intel Agilex eszközökhöz

Az F-tile 25G Ethernet kivitel plample bemutat egy Ethernet megoldást Intel Agilex eszközökhöz, amelyek 25G Ethernet Intel FPGA IP magot használnak.
A terv létrehozása plample az Example a 25G Ethernet Intel FPGA IP paraméterszerkesztő Tervezés lapja. Kiválaszthatja azt is, hogy létrehozza-e a tervet vagy anélkül
a Reed-Solomon Forward Error Correction (RS-FEC) funkció.
2.1. Jellemzők

• Támogatja az egyetlen Ethernet-csatornát, amely 25G-n működik.
• Tervezést generál plample RS-FEC funkcióval.
• Tesztpadot és szimulációs szkriptet biztosít.
• Példányosítja az F-Tile Reference és a System PLL Clocks Intel FPGA IP-t az IP-konfiguráció alapján.

2.2. Hardver- és szoftverkövetelmények
Az Intel a következő hardvert és szoftvert használja a tervezés teszteléséhez, plampLinux rendszerben:

• Intel Quartus Prime Pro Edition szoftver.
• Siemens* EDA QuestaSim, Synopsys* VCS és Cadence Xcelium szimulátor.
• Intel Agilex I-sorozatú Transceiver-SoC fejlesztői készlet (AGIB027R31B1E2VRO) a hardver teszteléséhez.

2.3. Funkcionális leírás
Az F-tile 25G Ethernet kivitel plampA le MAC+PCS+PMA magváltozatból áll. A következő blokkdiagramok a MAC+PCS+PMA magváltozat tervezési összetevőit és legfelső szintű jeleit mutatják be az F-tile 25G Ethernet kivitelben.ample.
5. ábra. Blokkdiagram – F-tile 25G Ethernet Design Example (MAC+PCS+PMA Core Variant)

2.3.1. Tervezési alkatrészek
4. táblázat. Tervezési alkatrészek

Összetevő	Leírás
F-tile 25G Ethernet Intel FPGA IP	MAC-ból, PCS-ből és PHY adó-vevőből áll, a következő konfigurációval: • Core Variant: MAC+PCS+PMA • Áramlásszabályozás engedélyezése: Nem kötelező • Linkhiba generálás engedélyezése: Nem kötelező • Bevezető áthárítás engedélyezése: Nem kötelező • Statisztikák gyűjtésének engedélyezése: Nem kötelező • MAC statisztikai számlálók engedélyezése: Nem kötelező • Referencia órajel frekvencia: 156.25 A tervezéshez plampAz RS-FEC funkcióval a következő kiegészítő paraméter konfigurálva van: • RS-FEC engedélyezése: Nem kötelező
F-Tile Reference and System PLL Clocks Intel FPGA IP	Az F-Tile Reference és a System PLL Clocks Intel FPGA IP paraméterszerkesztő beállításai megfelelnek az F-tile 25G Ethernet Intel FPGA IP követelményeinek. Ha létrehozza a tervezést plample használ Létrehoz plample Design gombot az IP-paraméterszerkesztőben, az IP automatikusan példányosodik. Ha saját tervezést készít plample, manuálisan kell példányosítania ezt az IP-címet, és csatlakoztatnia kell az összes I/O portot. Az IP-vel kapcsolatos információkért lásd: F-Tile Architecture és PMA és FEC Direct PHY IP felhasználói útmutató.
Kliens logika	A következőkből áll: • Forgalomgenerátor, amely burst csomagokat generál a 25G Ethernet Intel FPGA IP maghoz az átvitelhez. • Forgalomfigyelő, amely a 25G Ethernet Intel FPGA IP magról érkező sorozatcsomagokat figyeli.
Forrás és szonda	Forrás- és szondajelek, beleértve a rendszer-visszaállítási bemeneti jelet, amelyet hibakereséshez használhat.

Kapcsolódó információk
F-Tile Architecture és PMA és FEC Direct PHY IP felhasználói útmutató

Szimuláció

A tesztpad az IP magon keresztül küldi a forgalmat, gyakorolva az IP mag adási és vételi oldalát.
2.4.1. Teszt pad
6. ábra. Az F-tile 25G Ethernet Intel FPGA IP Design Ex. blokkdiagramjaample Simulation Testbench

5. táblázat: A tesztpad összetevői

Összetevő	Leírás
Eszköz tesztelés alatt (DUT)	A 25G Ethernet Intel FPGA IP mag.
Ethernet csomaggenerátor és csomagfigyelő	• A csomaggenerátor kereteket generál és továbbít a DUT-nak. • A Packet Monitor figyeli a TX és RX adatutakat, és megjeleníti a képkockákat a szimulátorkonzolon.
F-Tile Reference and System PLL Clocks Intel FPGA IP	Adó-vevő és rendszer PLL referencia órajeleket generál.

2.4.2. Szimulációs tervezés plample Alkatrészek
6. táblázat. F-tile 25G Ethernet kivitel Example Testbench File Leírások

File Név	Leírás
Tesztpad és szimuláció Files
basic_avl_tb_top.v	Csúcsszintű próbapad file. A tesztpad példányosítja a DUT-t, Avalon® memórialeképezett konfigurációt hajt végre a tervezési komponenseken és a kliens logikán, és csomagokat küld és fogad a 25G Ethernet Intel FPGA IP-re vagy onnan.
Testbench Scripts
folytatás…

File Név	Leírás
run_vsim.do	A ModelSim szkript a tesztpad futtatásához.
run_vcs.sh	A Synopsys VCS szkript a tesztpad futtatásához.
run_xcelium.sh	A Cadence Xcelium szkript a tesztpad futtatásához.

2.4.3. Próbaper
A szimulációs teszteset a következő műveleteket hajtja végre:

1. Példányosítja az F-tile 25G Ethernet Intel FPGA IP-t és az F-Tile Reference-t és a rendszer PLL-órákat Intel FPGA IP-t.
2. Megvárja, amíg az RX óra és a PHY állapotjel rendeződik.
3. Kinyomtatja a PHY állapotot.
4. 10 érvényes adatot küld és fogad.
5. Elemzi az eredményeket. A sikeres tesztpadon a „Tesztbench kész.” üzenet jelenik meg.

A következő sampA kimenet egy sikeres szimulációs tesztfutást szemléltet:

Összeállítás

Kövesse a Design Ex fordítása és konfigurálása című részben leírtakatample in Hardver a tervezés lefordításához és konfigurálásához plample a kiválasztott hardverben.
Megbecsülheti az erőforrás-kihasználást és az Fmax-ot a csak fordítási terv használatával, plample. A tervezést a Fordítás indítása paranccsal fordíthatja le
Feldolgozás menü az Intel Quartus Prime Pro Edition szoftverben. A sikeres összeállítás létrehozza az összeállítási jelentés összefoglalóját.
További információkért tekintse meg az Intel Quartus Prime Pro Edition felhasználói kézikönyv Tervezési összeállítás című részét.
Kapcsolódó információk

• A Design Ex. összeállítása és konfigurálásaample a Hardver részben a 7. oldalon
• Tervezési összeállítás az Intel Quartus Prime Pro Edition felhasználói kézikönyvben

2.6. Hardver tesztelés
A hardver tervezésében plampLe, beprogramozhatja az IP magot belső soros visszacsatolási módba, és forgalmat generálhat az adási oldalon, amely visszahurkol a vételi oldalon.
Kövesse a megadott kapcsolódó információs hivatkozáson található eljárást a terv teszteléséhez, plample a kiválasztott hardverben.
Kapcsolódó információk
Az F-tile 25G Ethernet Intel FPGA IP hardvertervezés tesztelése Example a 8. oldalon
2.6.1. Vizsgálati eljárás
Kövesse ezeket a lépéseket a tervezés teszteléséhez, plamphardverben:

1. Mielőtt futtatná a hardvertesztet ehhez a kialakításhoz, plample, alaphelyzetbe kell állítania a rendszert:
   a. Kattintson az Eszközök ➤ In-System Sources & Probes szerkesztő eszközre az alapértelmezett Source and Probe grafikus felhasználói felülethez.
   b. Váltsa át a rendszer-visszaállító jelet (Forrás[3:0]) 7-ről 8-ra a visszaállítások végrehajtásához, és állítsa vissza a rendszer-visszaállítási jelet 7-re, hogy feloldja a rendszert a visszaállítási állapotból.
   c. Figyelje a szonda jeleit, és győződjön meg arról, hogy az állapot érvényes.
2. A rendszerkonzolon keresse meg a hwtest mappát, és futtassa a következő parancsot: source main.tcl a J kiválasztásához.TAG fő. Alapértelmezés szerint az első JTAG mester a J-nTAG lánc van kiválasztva. A J kiválasztásáhozTAG master Intel Agilex eszközökhöz, futtassa ezt a parancsot: set_jtag <number of appropriate JTAG mester>. Voltample: set_jtag 1.
3. Futtassa a következő parancsokat a rendszerkonzolon a soros visszacsatolási teszt elindításához:

7. táblázat: Parancsparaméterek

Paraméter	Leírás	Example Használat
chkphy_status	Megjeleníti az órafrekvenciákat és a PHY zár állapotát.	% chkphy_status 0 # A 0. hivatkozás állapotának ellenőrzése
chkmac_stats	Megjeleníti az értékeket a MAC statisztikai számlálóiban.	% chkmac_stats 0 # Ellenőrzi a 0. link mac statisztikai számlálóját
clear_all_stats	Törli az IP alapvető statisztikai számlálóit.	% clear_all_stats 0 # Törli a 0. hivatkozás statisztikai számlálóját
start_gen	Elindítja a csomaggenerátort.	% start_gen 0 # Csomaggenerálás megkezdése a 0. hivatkozáson
stop_gen	Leállítja a csomaggenerátort.	% stop_gen 0 # Csomaggenerálás leállítása a 0. linken
loop_on	Bekapcsolja a belső soros visszacsatolást.	% loop_on 0 # Kapcsolja be a belső visszahurkolást a 0. hivatkozáson
loop_off	Kikapcsolja a belső soros visszacsatolást.	% loop_off 0 # Kapcsolja ki a belső visszahurkolást a 0. hivatkozáson
reg_read	Az IP magregiszter értékét adja vissza .	% reg_read 0x402 # Olvassa el az IP CSR-regisztert a 402. hivatkozás 0-es címén
reg_write	Írja címen található IP alapregiszterbe .	% reg_write 0x401 0x1 # Írjon 0x1-et az IP CSR scratch regiszterébe a 401 hivatkozás 0-es címére

a. Írja be a loop_on a belső soros visszacsatolási mód bekapcsolásához.
b. Írja be a chkphy_status parancsot a PHY állapotának ellenőrzéséhez. A TXCLK, RXCLK és RX állapotnak meg kell egyeznie az alább látható értékekkel a stabil hivatkozáshoz:

c. Írja be a clear_all_stats parancsot TX és RX statisztikai regiszterek törléséhez.
d. Írja be a start_gen a csomaggenerálás megkezdéséhez.
e. Írja be a stop_gen a csomaggenerálás leállítására.
f. Írja be a chkmac_stats parancsot a TX és RX statisztikai számlálók olvasásához. Győződjön meg arról, hogy:
én. A továbbított csomagkeretek megegyeznek a fogadott csomagkeretekkel.
ii. Nem érkezik hibakeret.
g. Írja be a loop_off a belső soros visszacsatolás kikapcsolásához.
7. ábra. Sample Tesztkimenet – TX és RX statisztikai számlálók

Az F-tile 25G Ethernet FPGA IP Design Ex. dokumentum felülvizsgálati előzményeiample Felhasználói kézikönyv

Dokumentum verzió	Intel Quartus Prime verzió	IP verzió	Változások
2022.10.14	22.3	1.0.0	Kezdeti kiadás.

Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat. *Más nevek és márkák mások tulajdonát képezhetik.
ISO
9001:2015
Bejegyzett

Online verzió
Visszajelzés küldése
ID: 750200
Verzió: 2022.10.14

Dokumentumok / Források

intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Felhasználói útmutató F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Hivatkozások

• Felhasználói kézikönyv