IP FPGA
Projekt Example Podręcznik użytkownika
Karta sieciowa F-Tile 25G Ethernet Intel®
Zaktualizowano dla Intel® Quartus®
Podstawowy pakiet projektowy: 22.3
Wersja IP: 1.0.0

Szybki przewodnik

Układ F-tile 25G Ethernet Intel FPGA IP dla urządzeń Intel Agilex™ zapewnia możliwość generowania projektówamples dla wybranych konfiguracji.
Rysunek 1. Projekt Example Użycie

Struktura katalogów

Rysunek 2. Projekt 25G Ethernet Intel FPGA IP ExampStruktura katalogów

• Symulacja files (testbench tylko do symulacji) znajdują się wample_katalog>/example_testbench.
• Projekt tylko do kompilacji, npampznajduje się wampkatalog_katalogu>/ kompilacja_test_projektu.
• Konfiguracja sprzętu i testy files (projekt example w sprzęcie) znajdują się wampkatalog_katalogu>/hardware_test_design.

Tabela 1. Katalog i File Opisy

File Nazwy	Opis
eth_ex_25g.qpf	Projekt Intel Quartus® Prime file.
eth_ex_25g.qsf	Ustawienia projektu Intel Quartus Prime file.
eth_ex_25g.sdc	Ograniczenia projektowe Synopsys file. Możesz to skopiować i zmodyfikować file dla własnego projektu rdzenia IP FPGA Intel 25GbE.
eth_ex_25g.v	Najwyższej klasy konstrukcja Verilog HDL npample fileProjekt jednokanałowy wykorzystuje język Verilog file.
wspólny/	Projekt sprzętu npampwsparcie files.
hwtest/main.tcl	Główny file dostępu do konsoli systemowej.

Generowanie projektu Example

Rysunek 4. ExampKarta Projekt w edytorze parametrów IP F-tile 25G Ethernet Intel FPGA

Wykonaj następujące kroki, aby wygenerować projekt sprzętu, npampplik i testbench:

1. W przypadku Intel Quartus Prime Pro Edition kliknij File ➤ Kreator nowego projektu, aby utworzyć nowy projekt Quartus Prime lub File ➤ Otwórz projekt, aby otworzyć istniejący projekt Quartus Prime. Kreator monituje o określenie urządzenia.
2. W katalogu IP zlokalizuj i wybierz 25G Ethernet Intel FPGA IP dla Agilex. Pojawi się okno New IP Variation.
3. Określ nazwę najwyższego poziomu dla swojej odmiany IP i kliknij OK. Edytor parametrów dodaje nazwę najwyższego poziomu .ip file do bieżącego projektu automatycznie. Jeśli pojawi się monit o ręczne dodanie pliku .ip file do projektu, kliknij Projekt ➤ Dodaj/Usuń Files w programie Project, aby dodać file.
4. W oprogramowaniu Intel Quartus Prime Pro Edition należy wybrać konkretne urządzenie Intel Agilex w polu Urządzenie lub zachować urządzenie domyślne zaproponowane przez oprogramowanie Intel Quartus Prime.
   Notatka: Projekt sprzętu npampplik nadpisuje wybór urządzeniem na tablicy docelowej. Płytę docelową określasz z menu projektu npampopcje plików w pliku ExampKarta Projekt.
5. Kliknij OK. Pojawia się edytor parametrów.
6. Na karcie IP określ parametry podstawowej odmiany adresu IP.
7. Na Example Karta Projekt, na przykładampprojekt Files, wybierz opcję Symulacja, aby wygenerować testbench, i wybierz opcję Synteza, aby wygenerować projekt sprzętu example. Tylko Verilog HDL files są generowane.
   Notatka: Funkcjonalny rdzeń VHDL IP nie jest dostępny. Określ tylko Verilog HDL, dla projektu rdzenia IP, npample.
8. W przypadku zestawu do tworzenia oprogramowania docelowego wybierz zestaw deweloperski Agilex I-series Transceiver-SoC
9. Kliknij Generuj Exampprzycisk projektu. Wybierz ExampPojawi się okno Katalog projektów.
10. Jeśli chcesz zmodyfikować projekt npampścieżka lub nazwa katalogu z domyślnych wyświetlanych (alt_e25_f_0_example_design), przejdź do nowej ścieżki i wpisz nowy projekt, npampnazwa katalogu plików (ampkatalog_katalog>).
11. Kliknij OK.

1.2.1. Projekt Example Parametry
Tabela 2. Parametry w ExampKarta projektu

Parametr	Opis
Exampprojekt	Dostępne npampprojekty le dla ustawień parametrów IP. Tylko jednokanałowy exampProjekt jest obsługiwany przez ten adres IP.
Exampprojekt Files	Ten files wygenerować dla różnych faz rozwoju. • Symulacja — generuje niezbędne files do symulacji exampprojekt. • Synteza — generuje syntezę files. Użyj tych fileskompilować projekt w oprogramowaniu Intel Quartus Prime Pro Edition w celu przetestowania sprzętu i przeprowadzenia statycznej analizy taktowania.
Spowodować File Format	Format RTL files jak symulacja — Verilog.
Wybierz tablicę	Obsługiwany sprzęt do implementacji projektu. Wybierając płytę rozwojową Intel FPGA, użyj urządzenia AGIB027R31B1E2VRO jako urządzenia docelowego do projektu.amppokolenie. Zestaw deweloperski Agilex I-series Transceiver-SoC: Ta opcja umożliwia przetestowanie projektu np.ample na wybranym zestawie Intel FPGA IP development kit. Ta opcja automatycznie wybiera urządzenie docelowe AGIB027R31B1E2VRO. Jeśli Twoja wersja płyty ma inną klasę urządzenia, możesz zmienić urządzenie docelowe. Nic: Opcja ta wyklucza aspekty sprzętowe dla projektu, np.ample.

1.3. Generowanie kafelków Files

Generowanie logiki wsparcia to etap wstępnej syntezy, służący do generowania elementów powiązanych z kafelkami. files wymagane do symulacji i projektowania sprzętu. Generowanie kafelków jest wymagane dla wszystkich
Symulacje projektowe oparte na F-tile. Musisz wykonać ten krok przed symulacją.

1. W wierszu poleceń przejdź do folderu compilation_test_design w swoim exampprojekt: cd /projekt_testu_kompilacji.
2. Uruchom następujące polecenie: quartus_tlg alt_eth_25g

1.4. Symulacja projektu F-tile 25G Ethernet Intel FPGA IP 
Example Testbench
Projekt można skompilować i przeprowadzić symulację, uruchamiając skrypt symulacji z wiersza polecenia.

1. W wierszu poleceń zmień katalog roboczy symulujący stanowisko testowe: cdample_dir>/ex_25g/sim.
2. Uruchom symulację konfiguracji IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabela 3. Etapy symulacji stanowiska testowego

Symulator	Instrukcje
VCS*	W wierszu polecenia wpisz sh run_vcs.sh
QuestaSim*	W wierszu poleceń wpisz vsim -do run_vsim.do -logfile vsim.log Jeśli wolisz symulować bez uruchamiania interfejsu graficznego QuestaSim, wpisz vsim -c -do run_vsim.do -logfile vsim.log
Kadencja -Xcelium*	W wierszu poleceń wpisz sh run_xcelium.sh

Pomyślna symulacja kończy się następującym komunikatem:
Symulacja zaliczona. Lub Testbench ukończony.
Po pomyślnym zakończeniu możesz przeanalizować wyniki.
1.5. Kompilowanie i konfigurowanie projektu Example w sprzęcie
Edytor parametrów rdzenia IP 25G Ethernet Intel FPGA umożliwia kompilację i konfigurację projektu.ampna zestawie do tworzenia docelowych modeli.

Aby skompilować i skonfigurować projekt npampplik na sprzęcie, wykonaj następujące kroki:

1. Uruchom oprogramowanie Intel Quartus Prime Pro Edition i wybierz opcję Przetwarzanie ➤ Rozpocznij kompilację, aby skompilować projekt.
2. Po wygenerowaniu obiektu SRAM file .sof, wykonaj następujące kroki, aby zaprogramować projekt sprzętu, npampplik na urządzeniu Intel Agilex:
   a. W menu Narzędzia kliknij Programista.
   b. W Programatorze kliknij Konfiguracja sprzętu.
   c. Wybierz urządzenie programujące.
   d. Wybierz i dodaj płytę główną Intel Agilex do sesji Intel Quartus Prime Pro Edition.
   e. Upewnij się, że tryb jest ustawiony na JTAG.
   f. Wybierz urządzenie Intel Agilex i kliknij Dodaj urządzenie. Programista wyświetli
   schemat blokowy połączeń pomiędzy urządzeniami na płytce.
   g. W wierszu z plikiem .sof zaznacz pole wyboru dla pliku .sof.
   h. Zaznacz pole wyboru w kolumnie Program/Konfiguruj.
   i. Kliknij Start.

1.6. Testowanie projektu sprzętowego F-tile 25G Ethernet Intel FPGA IP Example
Po skompilowaniu projektu rdzenia IP F-tile 25G Ethernet Intel FPGAample i skonfiguruj go na urządzeniu Intel Agilex, możesz użyć konsoli systemowej do zaprogramowania rdzenia IP.
Aby włączyć konsolę systemową i przetestować projekt sprzętu, npample, wykonaj następujące kroki:

1. W oprogramowaniu Intel Quartus Prime Pro Edition wybierz Narzędzia ➤ System
   Narzędzia debugowania ➤ Konsola systemowa, aby uruchomić konsolę systemową.
2. W panelu Konsoli Tcl wpisz cd hwtest, aby zmienić katalog na /hardware_test_design/hwtest.
3. Wpisz source main.tcl, aby otworzyć połączenie z JTAG gospodarz.

Postępuj zgodnie z procedurą testową w sekcji Testowanie sprzętu w projekcie, npampplik i obserwuj wyniki testu w konsoli systemowej.

Projekt sieci Ethernet F-tile 25G Example dla urządzeń Intel Agilex

Projekt sieci Ethernet F-tile 25Gample demonstruje rozwiązanie Ethernet dla urządzeń Intel Agilex wykorzystujące rdzeń Intel FPGA IP 25G Ethernet.
Wygeneruj projekt npample z byłegoample Karta Projekt edytora parametrów IP 25G Ethernet Intel FPGA. Możesz również wybrać generowanie projektu z lub bez
funkcja korekcji błędów Reeda-Solomona (RS-FEC).
2.1. Funkcje

• Obsługuje pojedynczy kanał Ethernet działający w standardzie 25G.
• Generuje projekt npampz funkcją RS-FEC.
• Zapewnia testbench i skrypt symulacji.
• Tworzy wystąpienie zegarów referencyjnych F-Tile i systemowych PLL Intel FPGA IP w oparciu o konfigurację IP.

2.2. Wymagania dotyczące sprzętu i oprogramowania
Firma Intel używa następującego sprzętu i oprogramowania do testowania projektu, npampplik w systemie Linux:

• Oprogramowanie Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS i symulator Cadence Xcelium.
• Zestaw deweloperski Intel Agilex I-series Transceiver-SoC (AGIB027R31B1E2VRO) do testowania sprzętu.

2.3. Opis funkcjonalny
Projekt sieci Ethernet F-tile 25Gample składa się z wariantu rdzenia MAC+PCS+PMA. Poniższe schematy blokowe pokazują komponenty projektowe i sygnały najwyższego poziomu wariantu rdzenia MAC+PCS+PMA w projekcie F-tile 25G Ethernet example.
Rysunek 5. Schemat blokowy — projekt sieci Ethernet 25G F-tile Example (wariant rdzenia MAC+PCS+PMA)

2.3.1. Komponenty projektowe
Tabela 4. Elementy konstrukcyjne

Część	Opis
F-tile 25G Ethernet Intel FPGA IP	Składa się z MAC, PCS i transceivera PHY o następującej konfiguracji: • Wariant rdzenia:MAC+PCS+PMA • Włącz kontrolę przepływu:Opcjonalnie • Włącz generowanie błędów łącza:Opcjonalnie • Włącz przekazywanie preambuły:Opcjonalnie • Włącz zbieranie statystyk:Opcjonalnie • Włącz liczniki statystyk MAC:Opcjonalnie • Częstotliwość zegara odniesienia: 156.25 Do projektu exampW przypadku funkcji RS-FEC konfigurowany jest następujący dodatkowy parametr: • Włącz RS-FEC:Opcjonalnie
Zegary referencyjne i systemowe F-Tile PLL Intel FPGA IP	Ustawienia edytora parametrów F-Tile Reference and System PLL Clocks Intel FPGA IP są zgodne z wymaganiami F-tile 25G Ethernet Intel FPGA IP. Jeśli wygenerujesz projekt exampUżywam Generuj Exampprojekt przycisk w edytorze parametrów IP, IP tworzy się automatycznie. Jeśli utworzysz własny projekt, np.ampMusisz ręcznie utworzyć ten adres IP i połączyć wszystkie porty I/O. Aby uzyskać informacje na temat tego adresu IP, zapoznaj się z Architektura F-Tile oraz podręcznik użytkownika PMA i FEC Direct PHY IP.
Logika klienta	Składa się z: • Generator ruchu, który generuje pakiety seryjne do rdzenia IP Intel FPGA Ethernet 25G w celu transmisji. • Monitor ruchu, który monitoruje pakiety seryjne pochodzące z rdzenia 25G Ethernet Intel FPGA IP.
Źródło i sonda	Sygnały źródłowe i sondy, w tym sygnał wejściowy resetu systemu, który można wykorzystać do debugowania.

Informacje powiązane
Architektura F-Tile oraz podręcznik użytkownika PMA i FEC Direct PHY IP

Symulacja

Testbench wysyła ruch przez rdzeń IP, sprawdzając stronę nadawczą i odbiorczą rdzenia IP.
2.4.1. Stanowisko testowe
Rysunek 6. Schemat blokowy projektu F-tile 25G Ethernet Intel FPGA IP Example Symulacyjny testbench

Tabela 5. Elementy stanowiska testowego

Część	Opis
Testowane urządzenie (DUT)	Rdzeń Intel FPGA IP 25G Ethernet.
Generator pakietów Ethernet i monitor pakietów	• Generator pakietów generuje ramki i przesyła je do urządzenia testowanego (DUT). • Packet Monitor monitoruje ścieżki danych TX i RX i wyświetla ramki w konsoli symulatora.
Zegary referencyjne i systemowe F-Tile PLL Intel FPGA IP	Generuje zegary referencyjne transceivera i systemu PLL.

2.4.2. Projekt symulacji Npample Komponenty
Tabela 6. Projekt sieci Ethernet 25G F-tile Example Testbench File Opisy

File Nazwa	Opis
Stanowisko testowe i symulacja Files
podstawowy_avl_tb_top.v	Stanowisko testowe na najwyższym poziomie file. Stanowisko testowe tworzy instancję DUT, wykonuje konfigurację mapowaną w pamięci Avalon® na komponentach projektowych i logice klienta oraz wysyła i odbiera pakiety do lub z 25G Ethernet Intel FPGA IP.
Skrypty Testbencha
dalszy…

File Nazwa	Opis
run_vsim.do	Skrypt ModelSim do uruchamiania testbencha.
run_vcs.sh	Skrypt Synopsys VCS do uruchamiania testbencha.
run_xcelium.sh	Skrypt Cadence Xcelium do uruchamiania testbencha.

2.4.3 Przypadek testowy
Przypadek testowy symulacji wykonuje następujące czynności:

1. Tworzy instancję F-tile 25G Ethernet Intel FPGA IP i F-Tile Reference oraz system PLL Clocks Intel FPGA IP.
2. Oczekuje na ustabilizowanie się zegara RX i sygnału stanu PHY.
3. Drukuje status PHY.
4. Wysyła i odbiera 10 prawidłowych danych.
5. Analizuje wyniki. Udany testbench wyświetla „Testbench complete”.

Następujące sampDane wyjściowe pliku ilustrują pomyślne uruchomienie testu symulacji:

Kompilacja

Postępuj zgodnie z procedurą opisaną w części Kompilowanie i konfigurowanie projektu Example w sprzęcie do kompilacji i konfiguracji projektu example w wybranym sprzęcie.
Możesz oszacować wykorzystanie zasobów i Fmax, korzystając z projektu opartego tylko na kompilacji, np.ample. Możesz skompilować swój projekt, używając polecenia Start Compilation na
Menu przetwarzania w oprogramowaniu Intel Quartus Prime Pro Edition. Udana kompilacja generuje podsumowanie raportu kompilacji.
Więcej informacji można znaleźć w części poświęconej kompilacji projektu w Podręczniku użytkownika Intel Quartus Prime Pro Edition.
Informacje powiązane

• Kompilowanie i konfigurowanie projektu Example w Sprzęt na stronie 7
• Kompilacja projektu w podręczniku użytkownika Intel Quartus Prime Pro Edition

2.6. Testowanie sprzętu
W projekcie sprzętowym npampplik, możesz zaprogramować rdzeń IP w trybie wewnętrznej pętli zwrotnej szeregowej i generować ruch po stronie nadawczej, który zapętla się z powrotem przez stronę odbiorczą.
Postępuj zgodnie z procedurą pod podanym linkiem do powiązanych informacji, aby przetestować projekt, npample w wybranym sprzęcie.
Informacje powiązane
Testowanie projektu sprzętowego F-tile 25G Ethernet Intel FPGA IPample na stronie 8
2.6.1. Procedura testowa
Wykonaj następujące kroki, aby przetestować projekt npample w sprzęcie:

1. Przed uruchomieniem testów sprzętu dla tego projektu, np.ample, musisz zresetować system:
   a. Kliknij Narzędzia ➤ Edytor źródeł i sond w systemie, aby uzyskać domyślny interfejs graficzny źródeł i sond.
   b. Przełącz sygnał resetowania systemu (Źródło[3:0]) z 7 na 8, aby zastosować resetowanie i przywrócić sygnał resetowania systemu z powrotem do 7, aby uwolnić system ze stanu resetowania.
   c. Monitoruj sygnały sondy i upewnij się, że ich status jest prawidłowy.
2. W konsoli systemowej przejdź do folderu hwtest i uruchom polecenie: source main.tcl, aby wybrać plik JTAG master. Domyślnie pierwszy JTAG mistrz na JTAG łańcuch jest wybrany. Aby wybrać JTAG master dla urządzeń Intel Agilex, uruchom to polecenie: set_jtag <number of appropriate JTAG master>. Byłyample: ustaw_jtag 1.
3. Aby rozpocząć test pętli zwrotnej szeregowej, uruchom następujące polecenia w konsoli systemowej:

Tabela 7. Parametry polecenia

Parametr	Opis	Example Użycie
stan_chkphy	Wyświetla częstotliwości zegara i stan blokady PHY.	% chkphy_status 0 # Sprawdź status łącza 0
statystyki chkmac	Wyświetla wartości liczników statystyk MAC.	% chkmac_stats 0 # Sprawdza licznik statystyk MAC łącza 0
wyczyść_wszystkie_statystyki	Czyści liczniki podstawowych statystyk IP.	% clear_all_stats 0 # Wyczyść licznik statystyk linku 0
początek_generowania	Uruchamia generator pakietów.	% start_gen 0 # Rozpocznij generowanie pakietów na łączu 0
zatrzymaj_gen	Zatrzymuje generator pakietów.	% stop_gen 0 # Zatrzymaj generowanie pakietów na łączu 0
pętla_włączona	Włącza wewnętrzną pętlę zwrotną szeregową.	% loop_on 0 # Włącz wewnętrzną pętlę zwrotną na łączu 0
pętla_wyłączona	Wyłącza wewnętrzną pętlę zwrotną szeregową.	% loop_off 0 # Wyłącz wewnętrzną pętlę zwrotną na łączu 0
odczyt_reg	Zwraca wartość rejestru rdzenia IP w .	% reg_read 0x402 # Odczyt rejestru IP CSR pod adresem 402 łącza 0
zapis_rejestracyjny	Pisze do rejestru podstawowego IP pod adresem .	% reg_write 0x401 0x1 # Zapisz 0x1 do rejestru roboczego IP CSR pod adresem 401 łącza 0

a. Wpisz loop_on aby włączyć wewnętrzny tryb pętli szeregowej.
b. Wpisz chkphy_status aby sprawdzić status PHY. Status TXCLK, RXCLK i RX powinien mieć takie same wartości pokazane poniżej dla stabilnego łącza:

c. Wpisz clear_all_stats aby wyczyścić rejestry statystyk TX i RX.
d. Wpisz start_gen aby rozpocząć generowanie pakietów.
e. Wpisz stop_gen aby zatrzymać generowanie pakietów.
f. Wpisz chkmac_stats aby odczytać liczniki statystyk TX i RX. Upewnij się, że:
i. Przekazane ramki pakietów są zgodne z odebranymi ramkami pakietów.
ii. Nie otrzymano żadnych ramek błędów.
g. Wpisz loop_off aby wyłączyć wewnętrzną pętlę szeregową.
Rysunek 7. SampWyjście testowe — liczniki statystyk TX i RX

Historia rewizji dokumentu dla F-tile 25G Ethernet FPGA IP Design Example Podręcznik użytkownika

Wersja dokumentu	Wersja Intel Quartus Prime	Wersja IP	Zmiany
2022.10.14	22.3	1.0.0	Pierwsze wydanie.

Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i półprzewodników zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian w dowolnych produktach i usługach w dowolnym czasie bez powiadomienia. Firma Intel nie ponosi żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klienci firmy Intel powinni uzyskać najnowszą wersję specyfikacji urządzeń przed poleganiem na jakichkolwiek opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi. *Inne nazwy i marki mogą być przedmiotem praw osób trzecich.
IZO
9001:2015
Zarejestrowany

Wersja online
Wyślij opinię
Identyfikator: 750200
Wersja: 2022.10.14

Dokumenty / Zasoby

Intel F-Tile 25G Ethernet FPGA IP Design Example [plik PDF] Instrukcja użytkownika Projekt IP F-Tile 25G Ethernet FPGA Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, Projekt FPGA IP Example, IP Design Example, 750200

Odniesienia

• Instrukcja obsługi