FPGA IP
طراحی پیشینampراهنمای کاربر
F-Tile 25G اترنت Intel®
به روز شده برای Intel® Quartus®
مجموعه پرایم دیزاین: 22.3
نسخه IP: 1.0.0

راهنمای شروع سریع

F-tile 25G Ethernet Intel FPGA IP برای دستگاه های Intel Agilex™ قابلیت ایجاد طراحی قبلی را فراهم می کند.amples برای تنظیمات انتخاب شده
شکل 1. طراحی مثالampاستفاده

ساختار دایرکتوری

شکل 2. 25G اترنت Intel FPGA IP Design Exampساختار دایرکتوری

• شبیه سازی files (میز آزمایش فقط برای شبیه سازی) در آن قرار دارندample_dir>/example_testbench.
• طرح قبلی که فقط تلفیقی استample واقع شده استample_dir>/ compilation_test_design.
• پیکربندی و تست سخت افزار files (طراحی سابقample در سخت افزار) در واقع هستندample_dir>/hardware_test_design.

جدول 1. دایرکتوری و File توضیحات

File نام ها	توضیحات
eth_ex_25g.qpf	پروژه Intel Quartus® Prime file.
eth_ex_25g.qsf	تنظیمات پروژه Intel Quartus Prime file.
eth_ex_25g.sdc	محدودیت های طراحی سینوپسیس file. می توانید این را کپی و اصلاح کنید file برای طراحی هسته IP Intel FPGA 25 گیگابایتی شما.
eth_ex_25g.v	طراحی سطح بالا Verilog HDL example file. طراحی تک کاناله از Verilog استفاده می کند file.
مشترک/	طراحی سخت افزار سابقampپشتیبانی کنید files.
hwtest/main.tcl	اصلی file برای دسترسی به کنسول سیستم

تولید طرح پیشینample

شکل 4. Exampبرگه طراحی در F-tile 25G Ethernet Intel FPGA IP Editor Parameter

این مراحل را برای ایجاد طراحی سخت افزاری قبلی دنبال کنیدample و testbench:

1. در Intel Quartus Prime Pro Edition، کلیک کنید File ➤ New Project Wizard برای ایجاد یک پروژه جدید Quartus Prime یا File ➤ پروژه را برای باز کردن یک پروژه Quartus Prime موجود باز کنید. جادوگر از شما می خواهد که یک دستگاه را مشخص کنید.
2. در کاتالوگ IP، IP 25G اترنت Intel FPGA برای Agilex را پیدا کرده و انتخاب کنید. پنجره New IP Variation ظاهر می شود.
3. یک نام سطح بالایی برای تنوع IP خود تعیین کنید و روی OK کلیک کنید. ویرایشگر پارامتر ip. سطح بالا را اضافه می کند file به پروژه فعلی به طور خودکار. اگر از شما خواسته شد که ip. را به صورت دستی اضافه کنید file برای پروژه، روی Project ➤ Add/Remove کلیک کنید Files در پروژه برای اضافه کردن file.
4. در نرم افزار Intel Quartus Prime Pro Edition، باید یک دستگاه Intel Agilex خاص را در قسمت Device انتخاب کنید یا دستگاه پیش فرضی را که نرم افزار Intel Quartus Prime پیشنهاد می کند نگه دارید.
   توجه: طراحی سخت افزار سابقample انتخاب را با دستگاه روی برد مورد نظر بازنویسی می کند. شما تابلوی مورد نظر را از منوی طراحی سابق مشخص می کنیدampگزینه های le در Exampبرگه طراحی.
5. روی OK کلیک کنید. ویرایشگر پارامتر ظاهر می شود.
6. در تب IP، پارامترهای تنوع هسته IP خود را مشخص کنید.
7. در تاریخ سابقampبرگه طراحی، برای مثالampطراحی Files، گزینه Simulation را برای تولید testbench و گزینه Synthesis را برای تولید طراحی سخت افزاری انتخاب کنید.ampله فقط Verilog HDL files تولید می شوند.
   توجه: یک هسته IP کاربردی VHDL در دسترس نیست. فقط Verilog HDL را برای طراحی اصلی IP خود مشخص کنیدampله
8. برای Target Development Kit، Agilex I-series Transceiver-SoC Dev Kit را انتخاب کنید.
9. روی Generate Ex کلیک کنیدampدکمه طراحی. انتخاب سابقampپنجره Design Directory ظاهر می شود.
10. اگر می خواهید طرح قبلی را اصلاح کنیدampمسیر دایرکتوری یا نام از پیش فرض های نمایش داده شده (alt_e25_f_0_example_design)، مسیر جدید را مرور کنید و طرح جدید را تایپ کنیدampنام دایرکتوری le (ample_dir>).
11. روی OK کلیک کنید.

1.2.1. طراحی پیشینampپارامترهای le
جدول 2. پارامترها در Exampبرگه طراحی

پارامتر	توضیحات
Exampطراحی	موجود سابقampبرای تنظیمات پارامتر IP طراحی می کند. فقط تک کانال سابقampطراحی le برای این IP پشتیبانی می شود.
Exampطراحی Files	را fileبرای فازهای مختلف توسعه تولید کند. • شبیه سازی - موارد ضروری را ایجاد می کند files برای شبیه سازی سابقampطراحی • سنتز - سنتز را ایجاد می کند fileس از اینها استفاده کنید fileطراحی را در نرم افزار Intel Quartus Prime Pro Edition برای تست سخت افزار و انجام تجزیه و تحلیل زمان بندی استاتیک کامپایل می کند.
ایجاد کنید File قالب	قالب RTL files برای شبیه سازی - Verilog.
هیئت مدیره را انتخاب کنید	سخت افزار پشتیبانی شده برای اجرای طراحی هنگامی که یک برد توسعه Intel FPGA را انتخاب می کنید، از دستگاه AGIB027R31B1E2VRO به عنوان دستگاه هدف برای طراحی استفاده کنید.ampنسل. Agilex I-series Transceiver-SoC Dev Kit: این گزینه به شما امکان می دهد طراحی قبلی را آزمایش کنید.ampروی کیت توسعه IP FPGA انتخاب شده Intel. این گزینه به طور خودکار Target Device AGIB027R31B1E2VRO را انتخاب می کند. اگر نسخه بورد شما درجه دستگاه متفاوتی دارد، می توانید دستگاه مورد نظر را تغییر دهید. هیچ کدام: این گزینه جنبه‌های سخت‌افزاری را برای طراحی قبلی حذف می‌کندampله

1.3. تولید کاشی Files

پشتیبانی منطقی یک مرحله پیش سنتز است که برای تولید مربوط به کاشی استفاده می شود fileبرای شبیه سازی و طراحی سخت افزار مورد نیاز است. تولید کاشی برای همه لازم است
شبیه سازی طراحی مبتنی بر کاشی F. شما باید این مرحله را قبل از شبیه سازی کامل کنید.

1. در خط فرمان، به پوشه compilation_test_design در سابق خود برویدampطراحی: سی دی /compilation_test_design.
2. دستور زیر را اجرا کنید: quartus_tlg alt_eth_25g

1.4. شبیه سازی F-tile 25G Ethernet Intel FPGA IP Design 
Exampمیز تست
می توانید با اجرای یک اسکریپت شبیه سازی از خط فرمان، طرح را کامپایل و شبیه سازی کنید.

1. در خط فرمان، دایرکتوری کاری شبیه سازی testbench را تغییر دهید: cdample_dir>/ex_25g/sim.
2. شبیه سازی راه اندازی IP را اجرا کنید:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

جدول 3. مراحل شبیه سازی Testbench

شبیه ساز	دستورالعمل ها
VCS*	در خط فرمان، sh run_vcs.sh را تایپ کنید
QuestaSim*	در خط فرمان، vsim -do run_vsim.do -log را تایپ کنیدfile vsim.log اگر ترجیح می دهید بدون باز کردن رابط کاربری گرافیکی QuestaSim شبیه سازی کنید، vsim -c -do run_vsim.do -log را تایپ کنید.file vsim.log
Cadence -Xcelium*	در خط فرمان، sh run_xcelium.sh را تایپ کنید

یک شبیه سازی موفق با پیام زیر به پایان می رسد:
شبیه سازی تصویب شد یا Testbench کامل شد.
پس از اتمام موفقیت آمیز، می توانید نتایج را تجزیه و تحلیل کنید.
1.5. کامپایل و پیکربندی Design Exampدر سخت افزار
ویرایشگر پارامتر اصلی IP 25G اترنت اینتل FPGA به شما امکان می دهد طرح قبلی را کامپایل و پیکربندی کنید.ampروی یک کیت توسعه هدف.

برای کامپایل و پیکربندی یک طراحی سابقampدر مورد سخت افزار، مراحل زیر را دنبال کنید:

1. نرم افزار Intel Quartus Prime Pro Edition را راه اندازی کنید و برای کامپایل کردن طرح، Processing ➤ Start Compilation را انتخاب کنید.
2. بعد از اینکه یک شی SRAM تولید کردید file .sof، این مراحل را برای برنامه‌ریزی طراحی سخت‌افزار دنبال کنیدample در دستگاه Intel Agilex:
   آ. در منوی ابزارها، روی برنامه نویس کلیک کنید.
   ب در برنامه نویس روی Hardware Setup کلیک کنید.
   ج. یک دستگاه برنامه نویسی را انتخاب کنید.
   د برد Intel Agilex را انتخاب کرده و به جلسه Intel Quartus Prime Pro Edition خود اضافه کنید.
   ه. مطمئن شوید که حالت روی J تنظیم شده استTAG.
   f. دستگاه Intel Agilex را انتخاب کرده و روی Add Device کلیک کنید. برنامه نویس نمایش می دهد
   یک بلوک دیاگرام از اتصالات بین دستگاه های روی برد شما.
   g. در ردیف با .sof خود، کادر .sof را علامت بزنید.
   ساعت کادر موجود در ستون Program/Configure را علامت بزنید.
   من. روی Start کلیک کنید.

1.6. تست F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
پس از کامپایل F-tile 25G اترنت اینتل FPGA طراحی هسته IP سابقampو آن را در دستگاه Intel Agilex خود پیکربندی کنید، می توانید از کنسول سیستم برای برنامه ریزی هسته IP استفاده کنید.
برای روشن کردن کنسول سیستم و تست طراحی سخت افزاری قبلیample، این مراحل را دنبال کنید:

1. در نرم افزار Intel Quartus Prime Pro Edition، Tools ➤ System را انتخاب کنید
   ابزارهای اشکال زدایی ➤ کنسول سیستم برای راه اندازی کنسول سیستم.
2. در پنجره Tcl Console، cd hwtest را تایپ کنید تا دایرکتوری را به /hardware_test_design/hwtest تغییر دهید.
3. منبع main.tcl را تایپ کنید تا یک اتصال به J باز شودTAG استاد

مراحل تست را در بخش تست سخت افزار در طراحی قبلی دنبال کنیدampو نتایج تست را در کنسول سیستم مشاهده کنید.

F-tile 25G Ethernet Design Example برای دستگاه های Agilex اینتل

طرح F-tile 25G Ethernet سابقample یک راه حل اترنت را برای دستگاه های Intel Agilex با استفاده از هسته IP 25G اترنت اینتل FPGA نشان می دهد.
طرح قبلی را ایجاد کنیدampاز سابقampبرگه طراحی ویرایشگر پارامتر IP 25G اترنت Intel FPGA. شما همچنین می توانید انتخاب کنید که طرح را با یا بدون ایجاد کنید
ویژگی Reed-Solomon Forward Error Correction (RS-FEC).
2.1. ویژگی ها

• پشتیبانی از یک کانال اترنت که در 25G کار می کند.
• طراحی سابق را ایجاد می کندample با ویژگی RS-FEC.
• تست بنچ و اسکریپت شبیه سازی را ارائه می دهد.
• F-Tile Reference و System PLL Clocks Intel FPGA IP بر اساس پیکربندی IP.

2.2. سخت افزار و نرم افزار مورد نیاز
اینتل از سخت افزار و نرم افزار زیر برای آزمایش طراحی قبلی استفاده می کندample در یک سیستم لینوکس:

• نرم افزار Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim، Synopsys* VCS، و شبیه ساز Cadence Xcelium.
• اینتل Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) برای تست سخت افزار.

2.3. توصیف عملکردی
طرح F-tile 25G Ethernet سابقample از نوع هسته MAC + PCS + PMA تشکیل شده است. بلوک دیاگرام های زیر اجزای طراحی و سیگنال های سطح بالای نوع هسته MAC+PCS+PMA را در طرح F-tile 25G Ethernet ex نشان می دهد.ampله
شکل 5. بلوک دیاگرام - F-tile 25G Ethernet Design Example (نوع اصلی MAC+PCS+PMA)

2.3.1. اجزای طراحی
جدول 4. اجزای طراحی

جزء	توضیحات
F-tile 25G اترنت اینتل FPGA IP	متشکل از MAC، PCS، و فرستنده گیرنده PHY، با پیکربندی زیر: • نوع اصلی: MAC+PCS+PMA • فعال کردن کنترل جریان: اختیاری • تولید خطای پیوند را فعال کنید: اختیاری • عبور مقدمه را فعال کنید: اختیاری • فعال کردن جمع آوری آمار: اختیاری • شمارنده های آمار MAC را فعال کنید: اختیاری • فرکانس ساعت مرجع: 156.25 برای طراحی سابقampبا ویژگی RS-FEC، پارامتر اضافی زیر پیکربندی می شود: • RS-FEC را فعال کنید: اختیاری
F-Tile Reference and System PLL Clocks Intel FPGA IP	تنظیمات ویرایشگر پارامتر F-Tile Reference و System PLL Clocks Intel FPGA IP با الزامات F-tile 25G Ethernet Intel FPGA IP مطابقت دارد. اگر طرح سابق را ایجاد کنیدampبا استفاده از تولید Exampطراحی دکمه در ویرایشگر پارامتر IP، IP به طور خودکار نمونه سازی می شود. اگر طراحی قبلی خود را ایجاد کنیدample، شما باید به صورت دستی این IP را نمونه برداری کنید و تمام پورت های ورودی/خروجی را متصل کنید. برای اطلاع از این IP به ادامه مطلب مراجعه کنید راهنمای کاربری F-Tile Architecture و PMA و FEC Direct PHY IP.
منطق مشتری	متشکل از: • مولد ترافیک، که بسته های انفجاری را به هسته IP 25G اترنت اینتل FPGA برای انتقال تولید می کند. • مانیتور ترافیک، که بسته های انفجاری را که از هسته IP 25G اترنت FPGA اینتل می آیند، نظارت می کند.
منبع و پروب	سیگنال های منبع و پروب، از جمله سیگنال ورودی بازنشانی سیستم، که می توانید برای اشکال زدایی استفاده کنید.

اطلاعات مرتبط
راهنمای کاربری F-Tile Architecture و PMA و FEC Direct PHY IP

شبیه سازی

تست بنچ ترافیک را از طریق هسته IP ارسال می کند و سمت انتقال و دریافت هسته IP را اعمال می کند.
2.4.1. نیمکت آزمون
شکل 6. بلوک دیاگرام F-tile 25G Ethernet Intel FPGA IP Design Exampمیز تست شبیه سازی

جدول 5. اجزای تست

جزء	توضیحات
دستگاه در حال آزمایش (DUT)	هسته IP 25G اترنت اینتل FPGA.
مولد بسته اترنت و مانیتور بسته	• مولد بسته فریم ها را تولید کرده و به DUT ارسال می کند. • Packet Monitor مسیرهای داده TX و RX را نظارت می کند و فریم ها را در کنسول شبیه ساز نمایش می دهد.
F-Tile Reference and System PLL Clocks Intel FPGA IP	فرستنده گیرنده و ساعت های مرجع PLL سیستم را تولید می کند.

2.4.2. شبیه سازی طراحی مثالampاجزاء
جدول 6. F-tile 25G Ethernet Design Exampمیز تست File توضیحات

File نام	توضیحات
تست و شبیه سازی Files
basic_avl_tb_top.v	میز تست سطح بالا file. تست بنچ DUT را نمونه‌سازی می‌کند، پیکربندی نقشه‌برداری شده با حافظه Avalon® را بر روی اجزای طراحی و منطق مشتری انجام می‌دهد، و بسته‌ها را به یا از IP 25G اترنت Intel FPGA می‌فرستد و دریافت می‌کند.
اسکریپت های Testbench
ادامه …

File نام	توضیحات
run_vsim.do	اسکریپت ModelSim برای اجرای testbench.
run_vcs.sh	اسکریپت Synopsys VCS برای اجرای testbench.
run_xcelium.sh	اسکریپت Cadence Xcelium برای اجرای testbench.

2.4.3. مورد تست
مورد آزمایش شبیه سازی اقدامات زیر را انجام می دهد:

1. F-tile 25G اترنت اینتل FPGA IP و F-Tile مرجع و سیستم PLL ساعتهای Intel FPGA IP.
2. منتظر می ماند تا ساعت RX و سیگنال وضعیت PHY ثابت شود.
3. وضعیت PHY را چاپ می کند.
4. 10 داده معتبر را ارسال و دریافت می کند.
5. نتایج را تجزیه و تحلیل می کند. میز تست موفق "Testbench full" را نمایش می دهد.

اس های زیرampخروجی le یک اجرای آزمایشی شبیه سازی موفق را نشان می دهد:

تالیف

رویه را در Compiling and Configuring Design Ex دنبال کنیدample در سخت افزار برای کامپایل و پیکربندی طرح قبلیampدر سخت افزار انتخاب شده
شما می توانید استفاده از منابع و Fmax را با استفاده از طراحی قبلی که فقط کامپایل است، تخمین بزنیدampله شما می توانید طرح خود را با استفاده از دستور Start Compilation روی کامپایل کنید
منوی پردازش در نرم افزار Intel Quartus Prime Pro Edition. یک گردآوری موفق، خلاصه گزارش گردآوری را ایجاد می کند.
برای اطلاعات بیشتر، به کامپایل طراحی در راهنمای کاربر Intel Quartus Prime Pro Edition مراجعه کنید.
اطلاعات مرتبط

• کامپایل و پیکربندی Design Exampدر سخت افزار در صفحه 7
• راهنمای کاربر مجموعه طراحی در Intel Quartus Prime Pro Edition

2.6. تست سخت افزار
در طراحی سخت افزار سابقampشما می‌توانید هسته IP را در حالت Loopback سریال داخلی برنامه‌ریزی کنید و ترافیکی را در سمت انتقال ایجاد کنید که از سمت دریافت بازمی‌گردد.
برای آزمایش طرح قبلی، رویه را در پیوند اطلاعات مرتبط ارائه شده دنبال کنیدampدر سخت افزار انتخاب شده
اطلاعات مرتبط
تست F-tile 25G Ethernet Intel FPGA IP Hardware Design Exampدر صفحه 8
2.6.1. رویه آزمون
این مراحل را برای آزمایش طرح قبلی دنبال کنیدampدر سخت افزار:

1. قبل از اینکه تست سخت افزاری را برای این طراحی اجرا کنیدample، باید سیستم را ریست کنید:
   آ. روی Tools ➤ In-System Sources & Probes Editor tool برای Source و Probe GUI پیش فرض کلیک کنید.
   ب سیگنال بازنشانی سیستم (Source[3:0]) را از 7 به 8 تغییر دهید تا بازنشانی ها اعمال شود و سیگنال بازنشانی سیستم را به 7 برگردانید تا سیستم از حالت بازنشانی خارج شود.
   ج سیگنال های Probe را زیر نظر بگیرید و از معتبر بودن وضعیت اطمینان حاصل کنید.
2. در کنسول سیستم، به پوشه hwtest بروید و دستور: source main.tcl را برای انتخاب یک J اجرا کنید.TAG استاد. به طور پیش فرض، اولین JTAG استاد در جیTAG زنجیره انتخاب شده است. برای انتخاب JTAG استاد برای دستگاه های Intel Agilex، این دستور را اجرا کنید: set_jtag <number of appropriate JTAG استاد>. سابقample: set_jtag 1.
3. برای شروع تست حلقه بک سریال، دستورات زیر را در کنسول سیستم اجرا کنید:

جدول 7. پارامترهای فرمان

پارامتر	توضیحات	Exampاستفاده
chkphy_status	فرکانس های ساعت و وضعیت قفل PHY را نمایش می دهد.	% chkphy_status 0 # بررسی وضعیت پیوند 0
chkmac_stats	مقادیر را در شمارنده های آمار MAC نمایش می دهد.	% chkmac_stats 0 # شمارنده آمار مک لینک 0 را بررسی می کند
clear_all_stats	شمارنده های آمار هسته IP را پاک می کند.	% clear_all_stats 0 # پاک کردن شمارنده آمار پیوند 0
start_gen	مولد بسته را راه اندازی می کند.	% start_gen 0 # شروع تولید بسته در پیوند 0
stop_gen	تولید کننده بسته را متوقف می کند.	% stop_gen 0 # توقف تولید بسته در پیوند 0
loop_on	حلقه بک سریال داخلی را روشن می کند.	% loop_on 0 # Loopback داخلی را در پیوند 0 روشن کنید
loop_off	حلقه بک سریال داخلی را خاموش می کند.	% loop_off 0 # Loopback داخلی را در پیوند 0 خاموش کنید
reg_read	مقدار رجیستر اصلی IP را در برمی‌گرداند .	% reg_read 0x402 # خواندن IP CSR ثبت نام در آدرس 402 لینک 0
reg_write	می نویسد به مرکز IP در آدرس ثبت نام کنید .	% reg_write 0x401 0x1 # نوشتن 0x1 به IP CSR ثبت نام خراش در آدرس 401 لینک 0

آ. loop_on را تایپ کنید برای روشن کردن حالت حلقه بک سریال داخلی.
ب chkphy_status را تایپ کنید برای بررسی وضعیت PHY. وضعیت TXCLK، RXCLK، و RX باید همان مقادیر نشان داده شده در زیر را برای پیوند پایدار داشته باشد:

ج clear_all_stats را تایپ کنید برای پاک کردن رجیسترهای آمار TX و RX.
د start_gen را تایپ کنید برای شروع تولید بسته
ه. stop_gen را تایپ کنید برای توقف تولید بسته
f. chkmac_stats را تایپ کنید برای خواندن شمارنده های آمار TX و RX. مطمئن شوید که:
من. فریم های بسته ارسالی با فریم های بسته دریافتی مطابقت دارند.
ii هیچ فریم خطایی دریافت نمی شود.
g. loop_off را تایپ کنید برای خاموش کردن حلقه بک سریال داخلی.
شکل 7. Sampخروجی تست - شمارنده های آمار TX و RX

تاریخچه ویرایش سند برای F-tile 25G Ethernet FPGA IP Design Exampراهنمای کاربر

نسخه سند	اینتل Quartus نسخه پرایم	نسخه IP	تغییرات
2022.10.14	22.3	1.0.0	انتشار اولیه

شرکت اینتل تمامی حقوق محفوظ است. اینتل، آرم اینتل و سایر علائم اینتل علائم تجاری شرکت اینتل یا شرکت های تابعه آن هستند. اینتل عملکرد FPGA و محصولات نیمه هادی خود را با مشخصات فعلی مطابق با ضمانت استاندارد اینتل تضمین می کند، اما این حق را برای خود محفوظ می دارد که در هر زمان بدون اطلاع قبلی، در هر محصول و خدماتی تغییراتی ایجاد کند. اینتل هیچ مسئولیت یا مسئولیتی را که ناشی از کاربرد یا استفاده از هر گونه اطلاعات، محصول یا خدماتی است که در اینجا توضیح داده شده است، بر عهده نمی گیرد، مگر اینکه صراحتاً به صورت کتبی توسط اینتل موافقت شده باشد. به مشتریان اینتل توصیه می شود قبل از تکیه بر اطلاعات منتشر شده و قبل از سفارش محصولات یا خدمات، آخرین نسخه مشخصات دستگاه را دریافت کنند. *اسامی و برندهای دیگر ممکن است به عنوان دارایی دیگران ادعا شود.
ISO
9001:2015
ثبت شده است

نسخه آنلاین
ارسال بازخورد
شناسه: 750200
نسخه: 2022.10.14

اسناد / منابع

Intel F-Tile 25G Ethernet FPGA IP Design Example [pdfراهنمای کاربر F-Tile 25G Ethernet FPGA IP Design Example، F-Tile 25G، F-Tile 25G اترنت FPGA، FPGA IP Design Example, IP Design Exampلو ، 750200

مراجع

• راهنمای کاربر