IP FPGA
Projeto Example Guia do usuário
Ethernet F-Tile 25G Intel®
Atualizado para Intel® Quartus®
Suíte Prime Design: 22.3
Versão IP: 1.0.0

Guia de início rápido

O F-tile 25G Ethernet Intel FPGA IP para dispositivos Intel Agilex™ fornece a capacidade de gerar examparquivos para configurações selecionadas.
Figura 1. Projeto Exampo uso

Estrutura de Diretório

Figura 2. 25G Ethernet Intel FPGA IP Design Example Estrutura de Diretórios

• A simulação files (testbench apenas para simulação) estão localizados emample_dir>/example_testbench.
• O design somente de compilação example está localizado emample_dir>/compilation_test_design.
• A configuração e teste de hardware files (o projeto example em hardware) estão localizados emample_dir>/hardware_test_design.

Tabela 1. Diretório e File Descrições

File Nomes	Descrição
eth_ex_25g.qpf	Projeto Intel Quartus® Prime file.
eth_ex_25g.qsf	Configurações do projeto Intel Quartus Prime file.
eth_ex_25g.sdc	Restrições de design da sinopse file. Você pode copiar e modificar este file para seu próprio design de núcleo IP FPGA Intel 25GbE.
eth_ex_25g.v	Ex de design Verilog HDL de nível superiorample file. Projeto de canal único usa Verilog file.
comum/	projeto de hardware exampo suporte files.
hwtest/main.tcl	Principal file para acessar o console do sistema.

Gerando o Ex de Designample

Figura 4. Exampguia Design no F-tile 25G Ethernet Intel FPGA IP Parameter Editor

Siga estas etapas para gerar o exemplo de design de hardwareample e testbench:

1. No Intel Quartus Prime Pro Edition, clique em File ➤ New Project Wizard para criar um novo projeto Quartus Prime, ou File ➤ Open Project para abrir um projeto Quartus Prime existente. O assistente solicita que você especifique um dispositivo.
2. No Catálogo IP, localize e selecione 25G Ethernet Intel FPGA IP para Agilex. A janela Nova variação de IP é exibida.
3. Especifique um nome de nível superior para sua variação de IP e clique em OK. O editor de parâmetros adiciona o .ip de nível superior file ao projeto atual automaticamente. Se você for solicitado a adicionar manualmente o .ip file ao projeto, clique em Projeto ➤ Adicionar/Remover Files no Projeto para adicionar o file.
4. No software Intel Quartus Prime Pro Edition, você deve selecionar um dispositivo Intel Agilex específico no campo Dispositivo ou manter o dispositivo padrão que o software Intel Quartus Prime propõe.
   Observação: O projeto de hardware example sobrescreve a seleção com o dispositivo na placa de destino. Você especifica a placa de destino no menu de design example opções no Exampguia Design.
5. Clique OK. O editor de parâmetros é exibido.
6. Na guia IP, especifique os parâmetros para sua variação de núcleo de IP.
7. No exampguia Design, para ExampLe Design Files, selecione a opção Simulação para gerar o testbench, e selecione a opção Síntese para gerar o projeto de hardware example. Somente Verilog HDL files são gerados.
   Observação: Um núcleo IP VHDL funcional não está disponível. Especifique apenas Verilog HDL, para o design do núcleo IP, por exemploampeu.
8. Para Target Development Kit, selecione o Agilex I-series Transceiver-SoC Dev Kit
9. Clique no botão Gerar Exampbotão Design. O Ex SelecionadoampA janela Design Directory é exibida.
10. Se você deseja modificar o design exampcaminho ou nome do diretório do arquivo dos padrões exibidos (alt_e25_f_0_example_design), navegue até o novo caminho e digite o novo design exampnome do diretório (ample_dir>).
11. Clique em OK.

1.2.1. Projeto ExampLe Parâmetros
Tabela 2. Parâmetros no ExampAba Design

Parâmetro	Descrição
ExampLe Design	disponível exampdesigns de arquivo para as configurações de parâmetro IP. Somente ex de canal únicoampO design do arquivo é compatível com este IP.
ExampLe Design Files	O files para gerar para as diferentes fases de desenvolvimento. • Simulação - gera o necessário files para simular o exampProjeto. • Síntese - gera a síntese files. Use estes files para compilar o projeto no software Intel Quartus Prime Pro Edition para teste de hardware e realizar análise de tempo estático.
Gerar File Formatar	O formato do RTL files para simulação — Verilog.
Selecionar placa	Hardware suportado para implementação de design. Ao selecionar uma placa de desenvolvimento Intel FPGA, use o dispositivo AGIB027R31B1E2VRO como o dispositivo de destino para o projeto example geração. Agilex I-series Transceiver-SoC Dev Kit: Esta opção permite que você teste o design example no kit de desenvolvimento Intel FPGA IP selecionado. Esta opção seleciona automaticamente o dispositivo de destino de AGIB027R31B1E2VRO. Se a revisão da sua placa tiver um grau de dispositivo diferente, você poderá alterar o dispositivo de destino. Nenhum: Esta opção exclui os aspectos de hardware para o projeto exampeu.

1.3. Gerando bloco Files

A Geração de Lógica de Suporte é uma etapa de pré-síntese usada para gerar files necessários para simulação e design de hardware. A geração de blocos é necessária para todos
Simulações de design baseadas em F-tile. Você deve concluir esta etapa antes da simulação.

1. No prompt de comando, navegue até a pasta compilation_test_design em seu exampdesign do arquivo: cd /compilation_test_design.
2. Execute o seguinte comando: quartus_tlg alt_eth_25g

1.4. Simulando o design IP FPGA Intel F-tile 25G Ethernet 
Exampo Testbench
Você pode compilar e simular o projeto executando um script de simulação no prompt de comando.

1. No prompt de comando, altere o testbench simulando o diretório de trabalho: cdample_dir>/ex_25g/sim.
2. Execute a simulação de configuração de IP: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabela 3. Etapas para Simular o Testbench

Simulador	Instruções
VC*	Na linha de comando, digite sh run_vcs.sh
QuestaSim*	Na linha de comando, digite vsim -do run_vsim.do -logfile vsim.log Se você preferir simular sem abrir a GUI do QuestaSim, digite vsim -c -do run_vsim.do -logfile vsim.log
Cadência -Xcelium*	Na linha de comando, digite sh run_xcelium.sh

Uma simulação bem-sucedida termina com a seguinte mensagem:
Simulação aprovada. ou Testbench completo.
Após a conclusão bem-sucedida, você pode analisar os resultados.
1.5. Compilando e Configurando o Ex de Designamparquivo em hardware
O editor de parâmetros de núcleo 25G Ethernet Intel FPGA IP permite compilar e configurar o ex de designample em um kit de desenvolvimento alvo.

Para compilar e configurar um projeto example no hardware, siga estas etapas:

1. Inicie o software Intel Quartus Prime Pro Edition e selecione Processing ➤ Start Compilation para compilar o projeto.
2. Depois de gerar um objeto SRAM file .sof, siga estas etapas para programar o projeto de hardware examparquivo no dispositivo Intel Agilex:
   a. No menu Ferramentas, clique em Programador.
   b. No programador, clique em Configuração de hardware.
   c. Selecione um dispositivo de programação.
   d. Selecione e adicione a placa Intel Agilex à sua sessão Intel Quartus Prime Pro Edition.
   e. Certifique-se de que o modo esteja definido como JTAG.
   f. Selecione o dispositivo Intel Agilex e clique em Adicionar dispositivo. O programador exibe
   um diagrama de blocos das conexões entre os dispositivos em sua placa.
   g. Na linha com seu .sof, marque a caixa para o .sof.
   h. Marque a caixa na coluna Programar/Configurar.
   eu. Clique em Iniciar.

1.6. Testando o F-tile 25G Ethernet Intel FPGA IP Design de Hardware Example
Depois de compilar o design de núcleo F-tile 25G Ethernet Intel FPGA IP example e configurá-lo em seu dispositivo Intel Agilex, você pode usar o console do sistema para programar o núcleo IP.
Para ligar o console do sistema e testar o projeto de hardware example, siga estes passos:

1. No software Intel Quartus Prime Pro Edition, selecione Tools ➤ System
   Ferramentas de depuração ➤ Console do sistema para iniciar o console do sistema.
2. No painel Tcl Console, digite cd hwtest para alterar o diretório para / hardware_test_design/hwtest.
3. Digite source main.tcl para abrir uma conexão com o JTAG mestre.

Siga o procedimento de teste na seção de teste de hardware do exemplo de designample e observe os resultados do teste no console do sistema.

F-tile 25G Ethernet Design Examparquivo para dispositivos Intel Agilex

O design F-tile 25G Ethernet example demonstra uma solução Ethernet para dispositivos Intel Agilex usando o núcleo 25G Ethernet Intel FPGA IP.
Gerar o projeto example do Exampguia Design do editor de parâmetros IP FPGA Intel 25G Ethernet. Você também pode optar por gerar o design com ou sem
o recurso Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Características

• Suporta único canal Ethernet operando em 25G.
• Gera design examparquivo com recurso RS-FEC.
• Fornece testbench e script de simulação.
• Instancia a referência F-Tile e os relógios PLL do sistema Intel FPGA IP com base na configuração IP.

2.2. Requisitos de hardware e software
A Intel usa o seguinte hardware e software para testar o projeto examparquivo em um sistema Linux:

• Software Intel Quartus Prime Pro Edition.
• Simulador Siemens* EDA QuestaSim, Synopsys* VCS e Cadence Xcelium.
• Kit de desenvolvimento Intel Agilex I-series Transceiver-SoC (AGIB027R31B1E2VRO) para teste de hardware.

2.3. Descrição funcional
O design F-tile 25G Ethernet example consiste na variante de núcleo MAC+PCS+PMA. Os diagramas de blocos a seguir mostram os componentes de design e os sinais de nível superior da variante de núcleo MAC+PCS+PMA no design F-tile 25G Ethernet exampeu.
Figura 5. Diagrama de Blocos—F-tile 25G Ethernet Design Example (variante do Núcleo MAC+PCS+PMA)

2.3.1. Componentes de design
Tabela 4. Componentes de design

Componente	Descrição
F-tile 25G Ethernet Intel FPGA IP	Consiste em MAC, PCS e Transceptor PHY, com a seguinte configuração: • Variante principal: MAC+PCS+PMA • Ativar controle de fluxo: Opcional • Ativar geração de falha de link: Opcional • Ativar passagem de preâmbulo: Opcional • Ativar coleta de estatísticas: Opcional • Ativar contadores de estatísticas MAC: Opcional • Frequência do relógio de referência: 156.25 Para o projeto example com o recurso RS-FEC, o seguinte parâmetro adicional é configurado: • Ativar RS-FEC: Opcional
Referência F-Tile e sistema PLL Clocks Intel FPGA IP	As configurações do editor de parâmetros Intel FPGA IP do F-Tile Reference e System PLL Clocks se alinham com os requisitos do F-tile 25G Ethernet Intel FPGA IP. Se você gerar o projeto exampestou usando Gerar ExampLe Design botão no editor de parâmetros IP, o IP é instanciado automaticamente. Se você criar seu próprio projeto example, você deve instanciar manualmente este IP e conectar todas as portas de E/S. Para obter informações sobre este IP, consulte Arquitetura F-Tile e PMA e FEC Direct PHY IP Guia do usuário.
Lógica do cliente	Consiste em: • Gerador de tráfego, que gera pacotes de rajada para o núcleo 25G Ethernet Intel FPGA IP para transmissão. • Monitor de tráfego, que monitora pacotes de rajada provenientes do núcleo IP FPGA Intel 25G Ethernet.
Fonte e Sonda	Sinais de fonte e sonda, incluindo sinal de entrada de reinicialização do sistema, que você pode usar para depuração.

Informações relacionadas
Arquitetura F-Tile e PMA e FEC Direct PHY IP Guia do usuário

Simulação

O testbench envia tráfego através do núcleo IP, exercitando o lado de transmissão e o lado de recepção do núcleo IP.
2.4.1. Bancada
Figura 6. Diagrama de bloco do F-tile 25G Ethernet Intel FPGA IP Design Exampo Simulation Testbench

Tabela 5. Componentes do Testbench

Componente	Descrição
Dispositivo em teste (DUT)	O núcleo IP FPGA Intel 25G Ethernet.
Gerador de pacotes Ethernet e monitor de pacotes	• O gerador de pacotes gera quadros e transmite para o DUT. • O Packet Monitor monitora os caminhos de dados TX e RX e exibe os quadros no console do simulador.
Referência F-Tile e sistema PLL Clocks Intel FPGA IP	Gera relógios de referência PLL do transceptor e do sistema.

2.4.2. Projeto de Simulação Example componentes
Tabela 6. Projeto Ethernet 25G F-tile Exampo Testbench File Descrições

File Nome	Descrição
Testbench e Simulação Files
básico_avl_tb_top.v	banco de testes de nível superior file. O testbench instancia o DUT, executa a configuração mapeada em memória Avalon® nos componentes de design e na lógica do cliente e envia e recebe pacotes de ou para o IP FPGA Intel 25G Ethernet.
Scripts de teste
continuou…

File Nome	Descrição
run_vsim.do	O script ModelSim para executar o testbench.
run_vcs.sh	O script Synopsys VCS para executar o testbench.
run_xcelium.sh	O script Cadence Xcelium para executar o testbench.

2.4.3. Caso de teste
O caso de teste de simulação executa as seguintes ações:

1. Instancia F-tile 25G Ethernet Intel FPGA IP e F-Tile Reference e System PLL Clocks Intel FPGA IP.
2. Aguarda que o relógio RX e o sinal de status PHY se estabeleçam.
3. Imprime o status PHY.
4. Envia e recebe 10 dados válidos.
5. Analisa os resultados. O testbench bem-sucedido exibe “Testbench complete.”.

Os seguintes sampA saída do arquivo ilustra uma execução de teste de simulação bem-sucedida:

Compilação

Siga o procedimento em Compilando e Configurando o Projeto Examparquivo em Hardware para compilar e configurar o projeto examparquivo no hardware selecionado.
Você pode estimar a utilização de recursos e Fmax usando o exemplo de design somente de compilaçãoample. Você pode compilar seu design usando o comando Start Compilation no
Menu de processamento no software Intel Quartus Prime Pro Edition. Uma compilação bem-sucedida gera o resumo do relatório de compilação.
Para obter mais informações, consulte Compilação de design no Guia do usuário do Intel Quartus Prime Pro Edition.
Informações relacionadas

• Compilando e Configurando o Ex de Designample em Hardware na página 7
• Compilação de design no Guia do usuário do Intel Quartus Prime Pro Edition

2.6. Teste de Hardware
No projeto de hardware example, você pode programar o núcleo IP no modo de loopback serial interno e gerar tráfego no lado de transmissão que retorna ao lado de recebimento.
Siga o procedimento no link de informações relacionadas fornecido para testar o projeto examparquivo no hardware selecionado.
Informações relacionadas
Testando o F-tile 25G Ethernet Intel FPGA IP Design de Hardware Examparquivo na página 8
2.6.1. Procedimento de Teste
Siga estas etapas para testar o design example em hardware:

1. Antes de executar o teste de hardware para este projeto example, você deve redefinir o sistema:
   a. Clique em Tools ➤ In-System Sources & Probes Editor tool para obter a GUI padrão de Source and Probe.
   b. Alterne o sinal de reinicialização do sistema (Source[3:0]) de 7 para 8 para aplicar as reinicializações e retorne o sinal de reinicialização do sistema para 7 para liberar o sistema do estado de reinicialização.
   c. Monitore os sinais da Sonda e certifique-se de que o status seja válido.
2. No console do sistema, navegue até a pasta hwtest e execute o comando: source main.tcl para selecionar um JTAG mestre. Por padrão, o primeiro JTAG mestre no JTAG cadeia é selecionada. Para selecionar o JTAG master para dispositivos Intel Agilex, execute este comando: set_jtag <number of appropriate JTAG mestre>. Examparquivo: set_jtag 1.
3. Execute os seguintes comandos no console do sistema para iniciar o teste de loopback serial:

Tabela 7. Parâmetros de Comando

Parâmetro	Descrição	Exampo uso
chkphy_status	Exibe as frequências do relógio e o status do bloqueio PHY.	% chkphy_status 0 # Verifique o status do link 0
chkmac_stats	Exibe os valores nos contadores de estatísticas MAC.	% chkmac_stats 0 # Verifica o contador de estatísticas mac do link 0
clear_all_stats	Limpa os contadores de estatísticas do núcleo IP.	% clear_all_stats 0 # Limpa o contador de estatísticas do link 0
start_gen	Inicia o gerador de pacotes.	% start_gen 0 # Inicia a geração do pacote no link 0
stop_gen	Pára o gerador de pacotes.	% stop_gen 0 # Para a geração de pacotes no link 0
loop_on	Ativa o loopback serial interno.	% loop_on 0 # Ativa o loopback interno no link 0
loop_off	Desativa o loopback serial interno.	% loop_off 0 # Desativa o loopback interno no link 0
reg_read	Retorna o valor do registro do núcleo IP em .	% reg_read 0x402 # Lê o registro IP CSR no endereço 402 do link 0
reg_write	escreve para o registro do núcleo IP no endereço .	% reg_write 0x401 0x1 # Grava 0x1 no registrador zero IP CSR no endereço 401 do link 0

a. Digite loop_on para ativar o modo de loopback serial interno.
b. Digite chkphy_status para verificar o status do PHY. Os status TXCLK, RXCLK e RX devem ter os mesmos valores mostrados abaixo para um link estável:

c. Digite clear_all_stats para limpar os registros de estatísticas TX e RX.
d. Digite start_gen para iniciar a geração de pacotes.
e. Digite stop_gen para interromper a geração de pacotes.
f. Digite chkmac_stats para ler os contadores de estatísticas TX e RX. Certifique-se de que:
eu. Os quadros de pacotes transmitidos correspondem aos quadros de pacotes recebidos.
ii. Nenhum frame de erro é recebido.
g. Digite loop_off para desligar o loopback serial interno.
Figura 7. SampSaída de teste—Contadores estatísticos TX e RX

Histórico de Revisão de Documentos para Projeto de IP FPGA Ethernet F-tile 25G Example Guia do usuário

Versão do documento	Versão Intel Quartus Prime	Versão IP	Mudanças
2022.10.14	22.3	1.0.0	Lançamento inicial.

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Documentos / Recursos

Intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Guia do Usuário F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, Projeto FPGA IP Example, IP Design Exampeu, 750200

Referências

• Manual do usuário