FPGA IP
Дызайн Example Кіраўніцтва карыстальніка
F-Tile 25G Ethernet Intel®
Абноўлена для Intel® Quartus®
Prime Design Suite: 22.3
Версія IP: 1.0.0
Кароткае кіраўніцтва
F-tile 25G Ethernet Intel FPGA IP для прылад Intel Agilex™ забяспечвае магчымасць стварэння распрацоўкіampфайлы для выбраных канфігурацый.
Малюнак 1. Дызайн Example Выкарыстанне
Структура каталога
Малюнак 2. 25G Ethernet Intel FPGA IP Design Example Структура каталога
- Мадэляванне files (тэставы стэнд толькі для мадэлявання) знаходзяцца ўample_dir>/прample_testbench.
- Дызайн толькі для кампіляцыі, напрampле знаходзіцца ўample_dir>/ compilation_test_design.
- Канфігурацыя абсталявання і тэст files (дызайн напрample in hardware) знаходзяцца ўample_dir>/hardware_test_design.
Табліца 1. Даведнік і File Апісанні
| File Імёны | Апісанне |
| eth_ex_25g.qpf | Праект Intel Quartus® Prime file. |
| eth_ex_25g.qsf | Налады праекта Intel Quartus Prime file. |
| eth_ex_25g.sdc | Абмежаванні дызайну Synopsys file. Вы можаце скапіяваць і змяніць гэта file для вашай ўласнай канструкцыі ядра 25GbE Intel FPGA IP. |
| eth_ex_25g.v | Дызайн Verilog HDL верхняга ўзроўню, напрample file. Аднаканальны дызайн выкарыстоўвае Verilog file. |
| агульны/ | Дызайн апаратнага забеспячэння напрampпадтрымка files. |
| hwtest/main.tcl | Асноўны file для доступу да сістэмнай кансолі. |
Стварэнне дызайну Example
Малюнак 4. ExampУкладка "Дызайн" у рэдактары IP-параметраў F-tile 25G Ethernet Intel FPGA
Выканайце наступныя крокі, каб стварыць дызайн апаратнага забеспячэння напрample і тэставы стэнд:
- У Intel Quartus Prime Pro Edition націсніце File ➤ Майстар новага праекта, каб стварыць новы праект Quartus Prime, або File ➤ Адкрыць праект, каб адкрыць існуючы праект Quartus Prime. Майстар прапануе ўказаць прыладу.
- У каталогу IP знайдзіце і выберыце 25G Ethernet Intel FPGA IP для Agilex. З'явіцца акно New IP Variation.
- Укажыце імя верхняга ўзроўню для вашага варыянту IP і націсніце OK. Рэдактар параметраў дадае .ip верхняга ўзроўню file у бягучы праект аўтаматычна. Калі вам будзе прапанавана ўручную дадаць .ip file да праекта, націсніце Праект ➤ Дадаць/Выдаліць Files у Праекце, каб дадаць file.
- У праграмным забеспячэнні Intel Quartus Prime Pro Edition вы павінны выбраць пэўную прыладу Intel Agilex у полі «Прылада» або захаваць прыладу па змаўчанні, якую прапануе праграмнае забеспячэнне Intel Quartus Prime.
Заўвага: Апаратны дызайн напрample перазапісвае выбар прыладай на мэтавай дошцы. Вы паказваеце мэтавую дошку з меню дызайну напрample варыянты ў ExampУкладка Дызайн. - Націсніце OK. З'явіцца рэдактар параметраў.
- На ўкладцы IP укажыце параметры для вашай варыяцыі ядра IP.
- На ExampУкладка Дызайн, напрыкладampле Дызайн Files, абярыце опцыю "Мадэляванне", каб стварыць тэставы стэнд, і абярыце опцыю "Сінтэз", каб згенераваць дызайн апаратнага забеспячэння.ampле. Толькі Verilog HDL files генеруюцца.
Заўвага: Функцыянальнае IP-ядро VHDL недаступнае. Укажыце толькі Verilog HDL, для вашай канструкцыі ядра IP, напрыкладampле. - Для Target Development Kit выберыце Agilex I-series Transeceiver-SoC Dev Kit
- Націсніце Generate Exampкнопка Дызайн. Параметр Select ExampЗ'явіцца акно каталога дызайну.
- Калі вы хочаце змяніць дызайн напрampшлях да каталога або імя з паказаных значэнняў па змаўчанні (alt_e25_f_0_example_design), перайдзіце да новага шляху і ўвядзіце новы дызайн напрampімя каталога (ample_dir>).
- Націсніце OK.
1.2.1. Дызайн Example Параметры
Табліца 2. Параметры ў ExampУкладка Дызайн
| Параметр | Апісанне |
| Exampле Дызайн | Даступны выпрampканструкцыі файлаў для параметраў IP. Толькі аднаканальны example дызайн падтрымліваецца для гэтага IP. |
| Exampле Дызайн Files | The files для стварэння для розных фаз развіцця. • Мадэляванне—генеруе неабходнае files для мадэлявання эксampдызайн. • Сінтэз—генеруе сінтэз fileс. Выкарыстоўвайце гэтыя files для кампіляцыі дызайну ў праграмным забеспячэнні Intel Quartus Prime Pro Edition для тэсціравання абсталявання і выканання статычнага аналізу часу. |
| Генераваць File фармат | Фармат RTL files для мадэлявання — Verilog. |
| Выберыце дошку | Падтрымоўванае абсталяванне для рэалізацыі дызайну. Калі вы выбіраеце плату распрацоўкі Intel FPGA, выкарыстоўвайце прыладу AGIB027R31B1E2VRO ў якасці мэтавай прылады для распрацоўкі напр.ample пакалення. Agilex I-series Transeceiver-SoC Dev Kit: гэтая опцыя дазваляе праверыць канструкцыю напр.ample на абраным камплекце для распрацоўкі Intel FPGA IP. Гэты параметр аўтаматычна выбірае мэтавую прыладу AGIB027R31B1E2VRO. Калі ваша версія платы мае іншы клас прылады, вы можаце змяніць мэтавую прыладу. Няма: Гэты параметр выключае апаратныя аспекты дызайну, напрыкладampле. |
1.3. Стварэнне пліткі Files
Стварэнне логікі падтрымкі - гэта этап папярэдняга сінтэзу, які выкарыстоўваецца для стварэння плітак, звязаных з інфармацыяй files патрабуецца для мадэлявання і распрацоўкі абсталявання. Генерацыя пліткі патрэбна ўсім
Мадэляванне дызайну на аснове F-пліткі. Вы павінны выканаць гэты этап перад сімуляцыяй.
- У камандным радку перайдзіце ў папку compilation_test_design у вашым exampДызайн: cd /compilation_test_design.
- Выканайце наступную каманду: quartus_tlg alt_eth_25g
1.4. Імітацыя F-пліткі 25G Ethernet Intel FPGA IP Design
Example Testbench
Вы можаце скампіляваць і мадэляваць дызайн, запусціўшы сцэнар мадэлявання з каманднага радка.
- У камандным радку зменіце працоўны каталог тэставага стэнда, які імітуе: cdample_dir>/ex_25g/sim.
- Запусціце сімуляцыю наладкі IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
Табліца 3. Крокі для мадэлявання Testbench
| Сімулятар | Інструкцыя |
| VCS* | У камандным радку ўвядзіце sh run_vcs.sh |
| QuestaSim* | У камандным радку ўвядзіце vsim -do run_vsim.do -logfile vsim.log Калі вы аддаеце перавагу сімуляваць, не выклікаючы графічны інтэрфейс QuestaSim, увядзіце vsim -c -do run_vsim.do -logfile vsim.log |
| Cadence -Xcelium* | У камандным радку ўвядзіце sh run_xcelium.sh |
Паспяховае мадэляванне заканчваецца наступным паведамленнем:
Сімуляцыя пройдзена. або TestBench завершаны.
Пасля паспяховага завяршэння вы можаце прааналізаваць вынікі.
1.5. Кампіляцыя і канфігурацыя Design Example ў апаратным забеспячэнні
Рэдактар асноўных параметраў IP 25G Ethernet Intel FPGA дазваляе кампіляваць і наладзіць праектample на камплекце мэтавай распрацоўкі.
Каб скампіляваць і наладзіць дызайн напрample на абсталяванні, выканайце наступныя дзеянні:
- Запусціце праграмнае забеспячэнне Intel Quartus Prime Pro Edition і абярыце Апрацоўка ➤ Пачаць кампіляцыю, каб скампіляваць дызайн.
- Пасля стварэння аб'екта SRAM file .sof, выканайце наступныя крокі, каб запраграмаваць дызайн абсталявання, напрample на прыладзе Intel Agilex:
а. У меню Інструменты націсніце Праграміст.
б. У Programmer пстрыкніце Hardware Setup.
в. Выберыце прыладу для праграмавання.
d. Выберыце і дадайце плату Intel Agilex у свой сеанс Intel Quartus Prime Pro Edition.
д. Пераканайцеся, што рэжым усталяваны на JTAG.
е. Выберыце прыладу Intel Agilex і націсніце «Дадаць прыладу». Праграміст адлюстроўвае
блок-схема злучэнняў паміж прыладамі на вашай плаце.
г. У радку з вашым .sof пастаўце галачку для .sof.
ч. Усталюйце сцяжок у слупку Праграма/Наладзіць.
я. Націсніце Пуск.
1.6. Тэставанне дызайну апаратнага забеспячэння F-tile 25G Ethernet Intel FPGA IP Example
Пасля кампіляцыі дызайну ядра F-tile 25G Ethernet Intel FPGA IP напрample і наладзіць яго на прыладзе Intel Agilex, вы можаце выкарыстоўваць сістэмную кансоль для праграмавання ядра IP.
Каб уключыць сістэмную кансоль і праверыць канструкцыю абсталявання, напрample, выканайце наступныя дзеянні:
- У праграмным забеспячэнні Intel Quartus Prime Pro Edition абярыце Інструменты ➤ Сістэма
Інструменты адладкі ➤ Сістэмная кансоль для запуску сістэмнай кансолі. - На панэлі Tcl Console увядзіце cd hwtest, каб змяніць каталог на /hardware_test_design/hwtest.
- Увядзіце source main.tcl, каб адкрыць злучэнне з JTAG гаспадар.
Выканайце працэдуру тэсціравання ў раздзеле Тэставанне апаратнага забеспячэння дызайну example і назірайце за вынікамі тэставання ў сістэмнай кансолі.
F-tile 25G Ethernet Design Example для прылад Intel Agilex
Канструкцыя F-tile 25G Ethernet, напрample дэманструе рашэнне Ethernet для прылад Intel Agilex з выкарыстаннем ядра 25G Ethernet Intel FPGA IP.
Стварыце дызайн напрample з ExampУкладка «Дызайн» рэдактара IP-параметраў 25G Ethernet Intel FPGA. Вы таксама можаце стварыць дызайн з або без
функцыя прамога выпраўлення памылак Рыда-Саламона (RS-FEC).
2.1. Асаблівасці
- Падтрымлівае адзіны канал Ethernet, які працуе на хуткасці 25G.
- Стварае дызайн example з функцыяй RS-FEC.
- Забяспечвае тэставы стэнд і сцэнар мадэлявання.
- Стварае эталонную плітку F-Tile і тактавыя сігналы сістэмы PLL Intel FPGA IP на аснове канфігурацыі IP.
2.2. Патрабаванні да апаратнага і праграмнага забеспячэння
Intel выкарыстоўвае наступнае апаратнае і праграмнае забеспячэнне для тэставання канструкцыі напрampфайл у сістэме Linux:
- Праграмнае забеспячэнне Intel Quartus Prime Pro Edition.
- Сімулятар Siemens* EDA QuestaSim, Synopsys* VCS і Cadence Xcelium.
- Набор для распрацоўкі трансівера-SoC Intel Agilex I-серыі (AGIB027R31B1E2VRO) для тэставання абсталявання.
2.3. Функцыянальнае апісанне
Канструкцыя F-tile 25G Ethernet, напрample складаецца з асноўнага варыянту MAC+PCS+PMA. Наступныя блок-схемы паказваюць канструктыўныя кампаненты і сігналы верхняга ўзроўню варыянту ядра MAC+PCS+PMA у канструкцыі F-tile 25G Ethernet, напрыкладampле.
Малюнак 5. Блок-схема—F-tile 25G Ethernet Design Example (MAC+PCS+PMA асноўны варыянт)
2.3.1. Кампаненты дызайну
Табліца 4. Кампаненты дызайну
| Кампанент | Апісанне |
| F-плітка 25G Ethernet Intel FPGA IP | Складаецца з MAC, PCS і прыёмаперадатчыка PHY з наступнай канфігурацыяй: • Асноўны варыянт: MAC+PCS+PMA • Уключыць кантроль патоку: Неабавязковы • Уключыць генерацыю памылак спасылкі: Неабавязковы • Уключыць праходжанне прэамбулы: Неабавязковы • Уключыць збор статыстыкі: Неабавязковы • Уключыць лічыльнікі статыстыкі MAC: Неабавязковы • Апорная тактавая частата: 156.25 Для канструкцыі прampз функцыяй RS-FEC наладжваецца наступны дадатковы параметр: • Уключыць RS-FEC: Неабавязковы |
| F-Tile Reference і System PLL Clocks Intel FPGA IP | Налады рэдактара параметраў F-Tile Reference і System PLL Clocks Intel FPGA IP адпавядаюць патрабаванням F-tile 25G Ethernet Intel FPGA IP. Калі вы ствараеце дызайн example выкарыстанне Стварыць Exampле Дызайн кнопку ў рэдактары параметраў IP, асобнік IP ствараецца аўтаматычна. Калі вы ствараеце свой уласны дызайн напрample, вы павінны ўручную стварыць гэты IP і падключыць усе парты ўводу/вываду. Для атрымання інфармацыі аб гэтым IP, звярніцеся да Кіраўніцтва карыстальніка F-Tile Architecture і PMA і FEC Direct PHY IP. |
| Кліенцкая логіка | Складаецца з: • Генератар трафіку, які генеруе пакетныя пакеты ў IP-ядро 25G Ethernet Intel FPGA для перадачы. • Манітор трафіку, які кантралюе выбуховыя пакеты, якія паступаюць ад ядра 25G Ethernet Intel FPGA IP. |
| Крыніца і зонд | Сігналы крыніцы і зонда, у тым ліку ўваходны сігнал скіду сістэмы, які можна выкарыстоўваць для адладкі. |
Звязаная інфармацыя
Кіраўніцтва карыстальніка F-Tile Architecture і PMA і FEC Direct PHY IP
Мадэляванне
Тэставы стэнд адпраўляе трафік праз ядро IP, выконваючы бок перадачы і бок прыёму ядра IP.
2.4.1. Тэставы стэнд
Малюнак 6. Блок-схема F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench
Табліца 5. Кампаненты Testbench
| Кампанент | Апісанне |
| Тэстуецца прылада (DUT) | IP-ядро Intel FPGA 25G Ethernet. |
| Генератар пакетаў Ethernet і манітор пакетаў | • Генератар пакетаў генеруе кадры і перадае ў DUT. • Манітор пакетаў кантралюе шляхі перадачы і прыёму дадзеных і адлюстроўвае кадры ў кансолі сімулятара. |
| F-Tile Reference і System PLL Clocks Intel FPGA IP | Стварае апорныя тактавыя сігналы прыёмаперадатчыка і сістэмы PLL. |
2.4.2. Дызайн мадэлявання Example Кампаненты
Табліца 6. Дызайн F-tile 25G Ethernet Example Testbench File Апісанні
| File Імя | Апісанне |
| Тэставы стэнд і мадэляванне Files | |
| basic_avl_tb_top.v | Тэставы стэнд верхняга ўзроўню file. Тэставы стэнд стварае экзэмпляр DUT, выконвае канфігурацыю з адлюстраваннем памяці Avalon® для кампанентаў дызайну і кліенцкай логікі, а таксама адпраўляе і прымае пакеты ў або ад 25G Ethernet Intel FPGA IP. |
| Сцэнарыі Testbench | |
| працяг... | |
| File Імя | Апісанне |
| run_vsim.do | Сцэнар ModelSim для запуску тэставага стэнда. |
| run_vcs.sh | Скрыпт Synopsys VCS для запуску тэставага стенда. |
| run_xcelium.sh | Сцэнар Cadence Xcelium для запуску тэставага стэнда. |
2.4.3. Тэставы выпадак
Тэст мадэлявання выконвае наступныя дзеянні:
- Стварае F-tile 25G Ethernet Intel FPGA IP і F-Tile Reference і System PLL Clocks Intel FPGA IP.
- Чакае, пакуль гадзіннік RX і сігнал стану PHY усталююцца.
- Друкуе статус PHY.
- Адпраўляе і атрымлівае 10 сапраўдных даных.
- Аналізуе вынікі. Паспяховы тэставы стэнд адлюстроўвае «Testbench complete.».
Наступныя сampLe выхад ілюструе паспяховы тэст мадэлявання:
Кампіляцыя
Выканайце працэдуру ў Кампіляцыя і канфігурацыя Design Example ў апаратным забеспячэнні для кампіляцыі і канфігурацыі дызайну, напрыкладample ў абраным абсталяванні.
Вы можаце ацаніць выкарыстанне рэсурсаў і Fmax, выкарыстоўваючы дызайн толькі для кампіляцыіampле. Вы можаце скампіляваць свой дызайн з дапамогай каманды Пачаць кампіляцыю на
Меню апрацоўкі ў праграмным забеспячэнні Intel Quartus Prime Pro Edition. Паспяховая кампіляцыя стварае зводку справаздачы аб кампіляцыі.
Для атрымання дадатковай інфармацыі звярніцеся да зборніка дызайну ў кіраўніцтве карыстальніка Intel Quartus Prime Pro Edition.
Звязаная інфармацыя
- Кампіляцыя і канфігурацыя Design Exampу раздзеле Абсталяванне на старонцы 7
- Кампіляцыя дызайну ў кіраўніцтве карыстальніка Intel Quartus Prime Pro Edition
2.6. Тэставанне абсталявання
У апаратнай канструкцыі напрample, вы можаце запраграмаваць ядро IP у рэжыме ўнутранай паслядоўнай замыкання і генераваць трафік на баку перадачы, які вяртаецца праз бок прыёму.
Каб праверыць дызайн example ў абраным абсталяванні.
Звязаная інфармацыя
Тэставанне дызайну апаратнага забеспячэння F-tile 25G Ethernet Intel FPGA IP Exampле на старонцы 8
2.6.1. Працэдура выпрабаванняў
Выканайце наступныя дзеянні, каб праверыць дызайн example ў апаратным забеспячэнні:
- Перш чым запускаць тэсціраванне абсталявання для гэтага дызайну, напрample, вы павінны скінуць сістэму:
а. Націсніце "Інструменты" ➤ "Рэдактар унутрысістэмных крыніц і зондаў", каб атрымаць стандартны графічны інтэрфейс крыніц і зондаў.
б. Пераключыце сігнал скіду сістэмы (Крыніца[3:0]) з 7 на 8, каб прымяніць скід, і вярніце сігнал скіду сістэмы назад на 7, каб вывесці сістэму са стану скіду.
в. Кантралюйце сігналы зонда і пераканайцеся, што статус сапраўдны. - У сістэмнай кансолі перайдзіце ў тэчку hwtest і выканайце каманду: source main.tcl, каб выбраць JTAG гаспадар. Па змаўчанні першы JTAG майстар па ДжTAG выбраны ланцужок. Каб выбраць ДжTAG master для прылад Intel Agilex, выканайце гэтую каманду: set_jtag <number of appropriate JTAG майстар>. напрыкладample: набор_jtag 1.
- Выканайце наступныя каманды ў сістэмнай кансолі, каб запусціць тэст паслядоўнай замыкання:
Табліца 7. Параметры каманды
| Параметр | Апісанне | Example Выкарыстанне |
| chkphy_status | Адлюстроўвае тактавыя частоты і стан блакіроўкі PHY. | % chkphy_status 0 # Праверка стану спасылкі 0 |
| chkmac_stats | Адлюстроўвае значэнні ў лічыльніках статыстыкі MAC. | % chkmac_stats 0 # Правярае лічыльнік статыстыкі Mac па спасылцы 0 |
| ачысціць_ўсю_статыстыку | Ачышчае лічыльнікі статыстыкі ядра IP. | % clear_all_stats 0 # Ачышчае лічыльнік статыстыкі спасылкі 0 |
| пачатак_генерацыі | Запускае генератар пакетаў. | % start_gen 0 # Пачатак генерацыі пакетаў па спасылцы 0 |
| стоп_ген | Спыняе генератар пакетаў. | % stop_gen 0 # Спыніць генерацыю пакетаў па спасылцы 0 |
| loop_on | Уключае ўнутраную паслядоўную петлю. | % loop_on 0 # Уключыць унутраную замыканне па спасылцы 0 |
| loop_off | Выключае ўнутраны паслядоўны шлейф. | % loop_off 0 # Выключыць унутраны зваротны цыкл па спасылцы 0 |
| reg_read | Вяртае значэнне рэгістра ядра IP у . | % reg_read 0x402 # Чытанне рэестра IP CSR па адрасе 402 спасылкі 0 |
| reg_write | Піша у рэестр ядра IP па адрасе . | % reg_write 0x401 0x1 # Запіс 0x1 у скрэт-рэгістр IP CSR па адрасе 401 спасылкі 0 |
а. Увядзіце loop_on каб уключыць унутраны паслядоўны рэжым шлейфу.
б. Увядзіце chkphy_status каб праверыць стан PHY. Для стабільнай сувязі статусы TXCLK, RXCLK і RX павінны мець аднолькавыя значэнні, паказаныя ніжэй:
в. Увядзіце clear_all_stats каб ачысціць рэгістры статыстыкі TX і RX.
d. Увядзіце start_gen каб пачаць генерацыю пакетаў.
д. Увядзіце stop_gen каб спыніць генерацыю пакетаў.
е. Увядзіце chkmac_stats для чытання лічыльнікаў статыстыкі TX і RX. Пераканайцеся, што:
я. Перададзеныя пакетныя кадры супадаюць з атрыманымі пакетнымі кадрамі.
ii. Кадры памылак не атрыманы.
г. Увядзіце loop_off каб адключыць унутраны паслядоўны шлейф.
Малюнак 7. SampВыхад тэсту — Лічыльнікі статыстыкі TX і RX
 |
 |
Гісторыя версій дакумента для F-tile 25G Ethernet FPGA IP Design Example Кіраўніцтва карыстальніка
| Версія дакумента | Версія Intel Quartus Prime | IP версія | Змены |
| 2022.10.14 | 22.3 | 1.0.0 | Першапачатковы выпуск. |
Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі. *Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.
ISO
9001:2015
Зарэгістраваны
электронная версія
Адправіць водгук
ID: 750200
Версія: 2022.10.14
Дакументы / Рэсурсы
 |
intel F-Tile 25G Ethernet FPGA IP Design Example [pdfКіраўніцтва карыстальніка F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Exampле, 750200 |
