FPGA IP
Design Eksample brukerveiledning
F-Tile 25G Ethernet Intel®
Oppdatert for Intel® Quartus®
Prime Design Suite: 22.3
IP-versjon: 1.0.0

Hurtigstartguide

F-tile 25G Ethernet Intel FPGA IP for Intel Agilex™-enheter gir muligheten til å generere design f.eks.amples for valgte konfigurasjoner.
Figur 1. Design Eksample Bruk

Katalogstruktur

Figur 2. 25G Ethernet Intel FPGA IP-design Eksample Katalogstruktur

• Simuleringen files (testbenk kun for simulering) er plassert iample_dir>/example_testbench.
• Det kompilerte designet eksample ligger iample_dir>/ compilation_test_design.
• Maskinvarekonfigurasjon og test files (designet eksample in hardware) er plassert iample_dir>/hardware_test_design.

Tabell 1. Katalog og File Beskrivelser

File Navn	Beskrivelse
eth_ex_25g.qpf	Intel Quartus® Prime-prosjektet file.
eth_ex_25g.qsf	Intel Quartus Prime-prosjektinnstillinger file.
eth_ex_25g.sdc	Synopsys designbegrensninger file. Du kan kopiere og endre dette file for din egen 25GbE Intel FPGA IP-kjernedesign.
eth_ex_25g.v	Toppnivå Verilog HDL-design eksample file. Enkeltkanaldesign bruker Verilog file.
vanlig/	Maskinvaredesign eksample støtte files.
hwtest/main.tcl	Hoved file for å få tilgang til systemkonsollen.

Generering av designeksample

Figur 4. ExampLe Design Tab i F-tile 25G Ethernet Intel FPGA IP Parameter Editor

Følg disse trinnene for å generere maskinvaredesignet, f.eksample og testbenk:

1. I Intel Quartus Prime Pro Edition klikker du File ➤ Ny prosjektveiviser for å opprette et nytt Quartus Prime-prosjekt, eller File ➤ Åpne prosjekt for å åpne et eksisterende Quartus Prime-prosjekt. Veiviseren ber deg spesifisere en enhet.
2. I IP-katalogen, finn og velg 25G Ethernet Intel FPGA IP for Agilex. Vinduet Ny IP-variasjon vises.
3. Angi et toppnivånavn for IP-varianten og klikk OK. Parametereditoren legger til .ip på toppnivå file til gjeldende prosjekt automatisk. Hvis du blir bedt om å legge til .ip manuelt file til prosjektet, klikk Prosjekt ➤ Legg til/fjern Files i Project for å legge til file.
4. I Intel Quartus Prime Pro Edition-programvaren må du velge en spesifikk Intel Agilex-enhet i Enhet-feltet, eller beholde standardenheten Intel Quartus Prime-programvaren foreslår.
   Note: Maskinvaredesignet eksample overskriver valget med enheten på måltavlen. Du spesifiserer målbrettet fra menyen til design f.eksampalternativene i Exampfanen Design.
5. Klikk OK. Parametereditoren vises.
6. På IP-fanen angir du parameterne for IP-kjernevarianten.
7. På Example Design-fanen, for eksample Design Files, velg alternativet Simulering for å generere testbenken, og velg alternativet Syntese for å generere maskinvaredesignet f.eks.ample. Kun Verilog HDL files genereres.
   Note: En funksjonell VHDL IP-kjerne er ikke tilgjengelig. Spesifiser kun Verilog HDL, for din IP-kjernedesign, f.eksample.
8. For Target Development Kit, velg Agilex I-series Transceiver-SoC Dev Kit
9. Klikk på Generer eksample Design-knappen. Velg ExampLe Design Directory-vinduet vises.
10. Hvis du ønsker å endre designet f.eksampkatalogbanen eller navnet fra standardinnstillingene som vises (alt_e25_f_0_example_design), bla til den nye banen og skriv inn det nye designet f.eksample katalognavn (ample_dir>).
11. Klikk OK.

1.2.1. Design Eksample Parametere
Tabell 2. Parametere i eksample Design Tab

Parameter	Beskrivelse
Example Design	Tilgjengelig eksample design for IP-parameterinnstillingene. Kun enkanals eksample-design støttes for denne IP-en.
Example Design Files	De files å generere for de forskjellige utviklingsfasene. • Simulering – genererer det nødvendige files for å simulere eksampdesign. • Syntese – genererer syntesen files. Bruk disse files å kompilere designet i Intel Quartus Prime Pro Edition-programvaren for maskinvaretesting og utføre statisk tidsanalyse.
Generere File Format	Formatet til RTL files for simulering—Verilog.
Velg styre	Støttet maskinvare for designimplementering. Når du velger et Intel FPGA-utviklingskort, bruk enheten AGIB027R31B1E2VRO som målenheten for design f.eks.ampgenerasjonen. Agilex I-series Transceiver-SoC Dev Kit: Dette alternativet lar deg teste designet f.eksample på det valgte Intel FPGA IP-utviklingssettet. Dette alternativet velger automatisk målenheten til AGIB027R31B1E2VRO. Hvis tavlerevisjonen din har en annen enhetsgrad, kan du endre målenheten. Ingen: Dette alternativet ekskluderer maskinvareaspektene for designet, f.eksample.

1.3. Generering av fliser Files

Support-Logic Generation er et pre-syntesetrinn som brukes til å generere fliserrelatert fileer nødvendig for simulering og maskinvaredesign. Flisgenereringen er nødvendig for alle
F-flis baserte designsimuleringer. Du må fullføre dette trinnet før simuleringen.

1. Ved ledeteksten, naviger til mappen compilation_test_design i din eksampdesign: cd /compilation_test_design.
2. Kjør følgende kommando: quartus_tlg alt_eth_25g

1.4. Simulerer F-tile 25G Ethernet Intel FPGA IP-design 
Example Testbenk
Du kan kompilere og simulere designet ved å kjøre et simuleringsskript fra ledeteksten.

1. Ved ledeteksten, endre testbench-simulerende arbeidskatalog: cdample_dir>/ex_25g/sim.
2. Kjør IP-oppsettsimuleringen:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabell 3. Trinn for å simulere testbenken

Simulator	Instruksjoner
VCS*	Skriv inn sh run_vcs.sh på kommandolinjen
QuestaSim*	På kommandolinjen skriver du vsim -do run_vsim.do -logfile vsim.log Hvis du foretrekker å simulere uten å hente opp QuestaSim GUI, skriv vsim -c -do run_vsim.do -logfile vsim.log
Kadens -Xcelium*	På kommandolinjen skriver du sh run_xcelium.sh

En vellykket simulering avsluttes med følgende melding:
Simulering bestått. eller Testbenk komplett.
Etter vellykket gjennomføring kan du analysere resultatene.
1.5. Kompilere og konfigurere designeksample i maskinvare
25G Ethernet Intel FPGA IP kjerneparameterredigering lar deg kompilere og konfigurere design f.eksample på et målutviklingssett.

For å kompilere og konfigurere et design eksample på maskinvare, følg disse trinnene:

1. Start Intel Quartus Prime Pro Edition-programvaren og velg Processing ➤ Start Compilation for å kompilere designet.
2. Etter at du har generert et SRAM-objekt file .sof, følg disse trinnene for å programmere maskinvaredesignet, f.eksample på Intel Agilex-enheten:
   en. Klikk Programmerer på Verktøy-menyen.
   b. I programmereren klikker du på Maskinvareoppsett.
   c. Velg en programmeringsenhet.
   d. Velg og legg til Intel Agilex-kortet til din Intel Quartus Prime Pro Edition-økt.
   e. Sørg for at Mode er satt til JTAG.
   f. Velg Intel Agilex-enheten og klikk på Legg til enhet. Programmereren vises
   et blokkskjema over forbindelsene mellom enhetene på brettet ditt.
   g. I raden med .sof, merk av i boksen for .sof.
   h. Merk av i boksen i Program/Konfigurer-kolonnen.
   Jeg. Klikk Start.

1.6. Testing av F-tile 25G Ethernet Intel FPGA IP-maskinvaredesign Eksample
Etter at du har kompilert F-tile 25G Ethernet Intel FPGA IP-kjernedesign, f.eksample og konfigurere den på din Intel Agilex-enhet, kan du bruke systemkonsollen til å programmere IP-kjernen.
For å slå på systemkonsollen og teste maskinvaredesignet, f.eksample, følg disse trinnene:

1. I Intel Quartus Prime Pro Edition-programvaren velger du Verktøy ➤ System
   Feilsøkingsverktøy ➤ Systemkonsoll for å starte systemkonsollen.
2. I Tcl-konsoll-ruten skriver du cd hwtest for å endre katalogen til / hardware_test_design/hwtest.
3. Skriv inn source main.tcl for å åpne en tilkobling til JTAG herre.

Følg testprosedyren i delen for maskinvaretesting av designet, f.eksamples og observer testresultatene i systemkonsollen.

F-tile 25G Ethernet Design Eksample for Intel Agilex-enheter

F-tile 25G Ethernet-design eksample demonstrerer en Ethernet-løsning for Intel Agilex-enheter som bruker 25G Ethernet Intel FPGA IP-kjernen.
Generer designet eksample fra Example Design-fanen i 25G Ethernet Intel FPGA IP-parametereditoren. Du kan også velge å generere designet med eller uten
funksjonen Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Funksjoner

• Støtter én Ethernet-kanal som opererer ved 25G.
• Genererer design eksample med RS-FEC-funksjon.
• Gir testbenk og simuleringsskript.
• Instantierer F-Tile Reference og System PLL-klokker Intel FPGA IP basert på IP-konfigurasjon.

2.2. Maskinvare- og programvarekrav
Intel bruker følgende maskinvare og programvare for å teste designet, f.eksample i et Linux-system:

• Intel Quartus Prime Pro Edition-programvare.
• Siemens* EDA QuestaSim, Synopsys* VCS og Cadence Xcelium-simulator.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) for maskinvaretesting.

2.3. Funksjonsbeskrivelse
F-tile 25G Ethernet-design eksample består av MAC+PCS+PMA kjernevariant. Følgende blokkdiagrammer viser designkomponentene og toppnivåsignalene til MAC+PCS+PMA-kjernevarianten i F-tile 25G Ethernet-design ex.ample.
Figur 5. Blokkdiagram—F-tile 25G Ethernet Design Eksample (MAC+PCS+PMA kjernevariant)

2.3.1. Designkomponenter
Tabell 4. Designkomponenter

Komponent	Beskrivelse
F-flis 25G Ethernet Intel FPGA IP	Består av MAC, PCS og Transceiver PHY, med følgende konfigurasjon: • Kjernevariant: MAC+PCS+PMA • Aktiver flytkontroll: Valgfritt • Aktiver generering av koblingsfeil: Valgfritt • Aktiver gjennomføring av ingress: Valgfritt • Aktiver innsamling av statistikk: Valgfritt • Aktiver MAC-statistikktellere: Valgfritt • Referanseklokkefrekvens: 156.25 For design eksampMed RS-FEC-funksjonen er følgende tilleggsparameter konfigurert: • Aktiver RS-FEC: Valgfritt
F-Tile Reference og System PLL-klokker Intel FPGA IP	F-Tile Reference og System PLL Clocks Intel FPGA IP-parameterredigeringsinnstillinger samsvarer med kravene til F-tile 25G Ethernet Intel FPGA IP. Hvis du genererer designet eksample bruker Generer eksample Design knappen i IP-parametereditoren, instansieres IP-en automatisk. Hvis du lager ditt eget design eksample, må du instansiere denne IP-en manuelt og koble til alle I/O-porter. For informasjon om denne IP-en, se F-Tile Architecture og PMA og FEC Direct PHY IP brukerveiledning.
Klientlogikk	Består av: • Trafikkgenerator, som genererer burst-pakker til 25G Ethernet Intel FPGA IP-kjernen for overføring. • Trafikkmonitor, som overvåker burst-pakker som kommer fra 25G Ethernet Intel FPGA IP-kjernen.
Kilde og sonde	Kilde- og sondesignaler, inkludert systemtilbakestillingsinngangssignal, som du kan bruke til feilsøking.

Relatert informasjon
F-Tile Architecture og PMA og FEC Direct PHY IP brukerveiledning

Simulering

Testbenken sender trafikk gjennom IP-kjernen, og trener overføringssiden og mottakssiden av IP-kjernen.
2.4.1. Test benk
Figur 6. Blokkdiagram av F-tile 25G Ethernet Intel FPGA IP-design Eksample Simuleringstestbenk

Tabell 5. Testbenkkomponenter

Komponent	Beskrivelse
Enhet under test (DUT)	25G Ethernet Intel FPGA IP-kjernen.
Ethernet-pakkegenerator og pakkemonitor	• Pakkegenerator genererer rammer og sender til DUT. • Pakkemonitor overvåker TX- og RX-databaner og viser rammene i simulatorkonsollen.
F-Tile Reference og System PLL-klokker Intel FPGA IP	Genererer transceiver og system PLL referanseklokker.

2.4.2. Simuleringsdesign Eksample Komponenter
Tabell 6. F-tile 25G Ethernet Design Eksample Testbenk File Beskrivelser

File Navn	Beskrivelse
Testbenk og simulering Files
basic_avl_tb_top.v	Testbenk på toppnivå file. Testbenken instansierer DUT, utfører Avalon® minnetilordnet konfigurasjon på designkomponenter og klientlogikk, og sender og mottar pakker til eller fra 25G Ethernet Intel FPGA IP.
Testbench-skript
fortsatte...

File Navn	Beskrivelse
run_vsim.do	ModelSim-skriptet for å kjøre testbenken.
run_vcs.sh	Synopsys VCS-skriptet for å kjøre testbenken.
run_xcelium.sh	Cadence Xcelium-skriptet for å kjøre testbenken.

2.4.3. Testforsøk
Simuleringstestsaken utfører følgende handlinger:

1. Instantierer F-tile 25G Ethernet Intel FPGA IP og F-Tile Reference and System PLL Clocks Intel FPGA IP.
2. Venter på at RX-klokke og PHY-statussignal skal stille seg.
3. Skriver ut PHY-status.
4. Sender og mottar 10 gyldige data.
5. Analyserer resultatene. Den vellykkede testbenken viser "Testbench complete."

Følgende sample utdata illustrerer en vellykket simuleringstestkjøring:

Samling

Følg prosedyren i Kompilere og konfigurere designeksample i maskinvare for å kompilere og konfigurere designet f.eksample i den valgte maskinvaren.
Du kan estimere ressursutnyttelse og Fmax ved å bruke kompileringsdesignet, f.eksample. Du kan kompilere designet ditt ved å bruke Start Compilation-kommandoen på
Behandlingsmeny i Intel Quartus Prime Pro Edition-programvaren. En vellykket kompilering genererer sammendragsrapporten.
For mer informasjon, se Design Compilation i Intel Quartus Prime Pro Edition User Guide.
Relatert informasjon

• Kompilere og konfigurere designeksamples i Maskinvare på side 7
• Designsamling i Intel Quartus Prime Pro Edition brukerveiledning

2.6. Maskinvaretesting
I maskinvaredesignet eksample, kan du programmere IP-kjernen i intern seriell loopback-modus og generere trafikk på sendesiden som går tilbake gjennom mottakssiden.
Følg prosedyren på den angitte relaterte informasjonslenken for å teste designet f.eksample i den valgte maskinvaren.
Relatert informasjon
Testing av F-tile 25G Ethernet Intel FPGA IP-maskinvaredesign Eksamples på side 8
2.6.1. Testprosedyre
Følg disse trinnene for å teste designet f.eksample i maskinvare:

1. Før du kjører maskinvaretestingen for denne designen, f.eksample, du må tilbakestille systemet:
   en. Klikk Verktøy ➤ In-System Sources & Probes Editor-verktøy for standard kilde- og probe-grensesnitt.
   b. Veksle systemtilbakestillingssignalet (Kilde[3:0]) fra 7 til 8 for å bruke tilbakestillingene og returnere systemtilbakestillingssignalet tilbake til 7 for å frigjøre systemet fra tilbakestillingstilstanden.
   c. Overvåk sondesignalene og sørg for at statusen er gyldig.
2. I systemkonsollen, naviger til hwtest-mappen og kjør kommandoen: source main.tcl for å velge en JTAG herre. Som standard er den første JTAG mester på JTAG kjeden er valgt. For å velge JTAG master for Intel Agilex-enheter, kjør denne kommandoen: set_jtag <number of appropriate JTAG mester>. Eksample: sett_jtag 1.
3. Kjør følgende kommandoer i systemkonsollen for å starte den serielle loopback-testen:

Tabell 7. Kommandoparametere

Parameter	Beskrivelse	Example Bruk
chkphy_status	Viser klokkefrekvensene og PHY-låsstatus.	% chkphy_status 0 # Sjekk status for lenke 0
chkmac_stats	Viser verdiene i MAC-statistikktellerne.	% chkmac_stats 0 # Sjekker mac-statistikkteller for lenke 0
clear_all_stats	Sletter IP-kjernestatistikktellerne.	% clear_all_stats 0 # Tømmer statistikkteller for lenke 0
start_gen	Starter pakkegeneratoren.	% start_gen 0 # Begynn pakkegenerering på lenke 0
stop_gen	Stopper pakkegeneratoren.	% stop_gen 0 # Stopp pakkegenerering på lenke 0
loop_on	Slår på intern seriell loopback.	% loop_on 0 # Slå på intern loopback på link 0
loop_off	Slår av intern seriell loopback.	% loop_off 0 # Slå av intern loopback på link 0
reg_les	Returnerer IP-kjerneregisterverdien til .	% reg_read 0x402 # Les IP CSR-register på adresse 402 til lenke 0
reg_skriv	Skriver til IP-kjerneregisteret på adresse .	% reg_write 0x401 0x1 # Skriv 0x1 til IP CSR skraperegister på adresse 401 til lenke 0

en. Skriv loop_on for å slå på den interne seriell tilbakekoblingsmodusen.
b. Skriv inn chkphy_status for å sjekke statusen til PHY. TXCLK-, RXCLK- og RX-statusene skal ha de samme verdiene som vist nedenfor for en stabil kobling:

c. Skriv clear_all_stats for å slette TX- og RX-statistikkregistre.
d. Skriv start_gen for å starte pakkegenerering.
e. Skriv stop_gen for å stoppe pakkegenerering.
f. Skriv inn chkmac_stats for å lese TX- og RX-statistikktellerne. Sørge for at:
Jeg. De overførte pakkerammene samsvarer med de mottatte pakkerammene.
ii. Ingen feilrammer mottas.
g. Skriv loop_off for å slå av den interne serielle loopbacken.
Figur 7. Sample Testutgang—TX- og RX-statistikktellere

Dokumentrevisjonshistorikk for F-tile 25G Ethernet FPGA IP-design Eksample brukerveiledning

Dokumentversjon	Intel Quartus Prime-versjon	IP-versjon	Endringer
2022.10.14	22.3	1.0.0	Første utgivelse.

Intel Corporation. Alle rettigheter forbeholdt. Intel, Intel-logoen og andre Intel-merker er varemerker for Intel Corporation eller dets datterselskaper. Intel garanterer ytelsen til sine FPGA- og halvlederprodukter i henhold til gjeldende spesifikasjoner i henhold til Intels standardgaranti, men forbeholder seg retten til å gjøre endringer i produkter og tjenester når som helst uten varsel. Intel påtar seg intet ansvar eller ansvar som oppstår som følge av applikasjonen eller bruken av informasjon, produkter eller tjenester som er beskrevet her, med mindre det er uttrykkelig skriftlig avtalt med Intel. Intel-kunder anbefales å få tak i den nyeste versjonen av enhetsspesifikasjonene før de stoler på publisert informasjon og før de bestiller produkter eller tjenester. *Andre navn og merker kan gjøres krav på som andres eiendom.
ISO
9001:2015
Registrert

Online versjon
Send tilbakemelding
ID: 750200
Versjon: 2022.10.14

Dokumenter / Ressurser

intel F-Tile 25G Ethernet FPGA IP Design Eksample [pdfBrukerhåndbok F-Tile 25G Ethernet FPGA IP Design Eksample, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Eksample, 750200

Referanser

• Brukerhåndbok