FPGA IP
ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા
F-Tile 25G Ethernet Intel®
Intel® Quartus® માટે અપડેટ કરેલ
પ્રાઇમ ડિઝાઇન સ્યુટ: 22.3
IP સંસ્કરણ: 1.0.0

ઝડપી પ્રારંભ માર્ગદર્શિકા

Intel Agilex™ ઉપકરણો માટે F-tile 25G ઇથરનેટ Intel FPGA IP ડિઝાઇન એક્સ જનરેટ કરવાની ક્ષમતા પૂરી પાડે છે.ampપસંદ કરેલ રૂપરેખાંકનો માટે લેસ.
આકૃતિ 1. ડિઝાઇન Exampલે વપરાશ

ડિરેક્ટરી માળખું

આકૃતિ 2. 25G ઇથરનેટ ઇન્ટેલ FPGA IP ડિઝાઇન Exampલી ડિરેક્ટરી માળખું

• સિમ્યુલેશન files (ફક્ત સિમ્યુલેશન માટે ટેસ્ટબેન્ચ) માં સ્થિત છેample_dir>/example_testbench.
• સંકલન-માત્ર ડિઝાઇન ભૂતપૂર્વample માં સ્થિત છેample_dir>/ compilation_test_design.
• હાર્ડવેર રૂપરેખાંકન અને પરીક્ષણ files (ડિઝાઇન ભૂતપૂર્વample in hardware) માં સ્થિત છેample_dir>/hardware_test_design.

કોષ્ટક 1. ડિરેક્ટરી અને File વર્ણનો

File નામો	વર્ણન
eth_ex_25g.qpf	Intel Quartus® Prime પ્રોજેક્ટ file.
eth_ex_25g.qsf	ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ સેટિંગ્સ file.
eth_ex_25g.sdc	સિનોપ્સિસ ડિઝાઇન અવરોધો file. તમે આની નકલ અને ફેરફાર કરી શકો છો file તમારી પોતાની 25GbE Intel FPGA IP કોર ડિઝાઇન માટે.
eth_ex_25g.v	ટોપ-લેવલ વેરિલોગ HDL ડિઝાઇન એક્સample file. સિંગલ-ચેનલ ડિઝાઇન વેરિલોગનો ઉપયોગ કરે છે file.
સામાન્ય/	હાર્ડવેર ડિઝાઇન ભૂતપૂર્વampલે આધાર files.
hwtest/main.tcl	મુખ્ય file સિસ્ટમ કન્સોલ ઍક્સેસ કરવા માટે.

ડિઝાઇન જનરેટ કરી રહ્યા છીએ Example

આકૃતિ 4. Exampએફ-ટાઇલ 25જી ઇથરનેટ ઇન્ટેલ એફપીજીએ આઇપી પેરામીટર એડિટરમાં લે ડિઝાઇન ટેબ

હાર્ડવેર ડિઝાઇન એક્સ જનરેટ કરવા માટે આ પગલાં અનુસરોample અને testbench:

1. Intel Quartus Prime Pro આવૃત્તિમાં, ક્લિક કરો File ➤ નવો પ્રોજેક્ટ વિઝાર્ડ નવો ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ બનાવવા માટે, અથવા File ➤ હાલના ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટને ખોલવા માટે પ્રોજેક્ટ ખોલો. વિઝાર્ડ તમને ઉપકરણનો ઉલ્લેખ કરવા માટે સંકેત આપે છે.
2. IP કેટલોગમાં, Agilex માટે 25G Ethernet Intel FPGA IP શોધો અને પસંદ કરો. નવી IP ભિન્નતા વિન્ડો દેખાય છે.
3. તમારા IP વિવિધતા માટે ઉચ્ચ-સ્તરના નામનો ઉલ્લેખ કરો અને ઠીક ક્લિક કરો. પેરામીટર એડિટર ટોપ લેવલ .ip ઉમેરે છે file વર્તમાન પ્રોજેક્ટ પર આપમેળે. જો તમને મેન્યુઅલી .ip ઉમેરવા માટે સંકેત આપવામાં આવે file પ્રોજેક્ટ પર, પ્રોજેક્ટ ➤ ઉમેરો/દૂર કરો પર ક્લિક કરો Files ઉમેરવા માટે પ્રોજેક્ટમાં file.
4. ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સૉફ્ટવેરમાં, તમારે ઉપકરણ ક્ષેત્રમાં ચોક્કસ ઇન્ટેલ એજિલેક્સ ઉપકરણ પસંદ કરવું આવશ્યક છે, અથવા ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સૉફ્ટવેર પ્રસ્તાવિત ડિફોલ્ટ ઉપકરણને રાખવું જોઈએ.
   નોંધ: હાર્ડવેર ડિઝાઇન ભૂતપૂર્વample લક્ષ્ય બોર્ડ પર ઉપકરણ સાથે પસંદગી પર ફરીથી લખે છે. તમે ડિઝાઇન એક્સના મેનૂમાંથી લક્ષ્ય બોર્ડનો ઉલ્લેખ કરો છોampભૂતપૂર્વ માં le વિકલ્પોampલે ડિઝાઇન ટેબ.
5. OK પર ક્લિક કરો. પરિમાણ સંપાદક દેખાય છે.
6. IP ટેબ પર, તમારા IP કોર ભિન્નતા માટેના પરિમાણોનો ઉલ્લેખ કરો.
7. ભૂતપૂર્વ પરample ડિઝાઇન ટેબ, ઉદાહરણ માટેampલે ડિઝાઇન Files, ટેસ્ટબેન્ચ જનરેટ કરવા માટે સિમ્યુલેશન વિકલ્પ પસંદ કરો અને હાર્ડવેર ડિઝાઇન એક્સ જનરેટ કરવા માટે સિન્થેસિસ વિકલ્પ પસંદ કરો.ample માત્ર વેરિલોગ એચડીએલ files પેદા થાય છે.
   નોંધ: કાર્યાત્મક VHDL IP કોર ઉપલબ્ધ નથી. તમારી IP કોર ડિઝાઇન એક્સ માટે ફક્ત વેરિલોગ HDL નો ઉલ્લેખ કરોample
8. ટાર્ગેટ ડેવલપમેન્ટ કીટ માટે, Agilex I-શ્રેણી ટ્રાન્સસીવર-SoC દેવ કીટ પસંદ કરો.
9. જનરેટ એક્સ પર ક્લિક કરોampલે ડિઝાઇન બટન. આ સિલેક્ટ એક્સampડિઝાઇન ડિરેક્ટરી વિન્ડો દેખાય છે.
10. જો તમે ડિઝાઇનમાં ફેરફાર કરવા માંગતા હોવ તો example ડિરેક્ટરી પાથ અથવા ડિફોલ્ટ્સમાંથી નામ પ્રદર્શિત થાય છે (alt_e25_f_0_example_design), નવા પાથ પર બ્રાઉઝ કરો અને નવી ડિઝાઇન ex ટાઈપ કરોample ડિરેક્ટરી નામ (ample_dir>).
11. OK પર ક્લિક કરો.

1.2.1. ડિઝાઇન એક્સampલે પરિમાણો
કોષ્ટક 2. એક્સ માં પરિમાણોampલે ડિઝાઇન ટેબ

પરિમાણ	વર્ણન
Exampલે ડિઝાઇન	ઉપલબ્ધ ભૂતપૂર્વample IP પરિમાણ સેટિંગ્સ માટે ડિઝાઇન. માત્ર સિંગલ-ચેનલ ભૂતપૂર્વampઆ IP માટે le ડિઝાઇન સપોર્ટેડ છે.
Exampલે ડિઝાઇન Files	આ files વિવિધ વિકાસ તબક્કા માટે પેદા કરવા માટે. • સિમ્યુલેશન-જરૂરી પેદા કરે છે fileભૂતપૂર્વનું અનુકરણ કરવા માટે sampલે ડિઝાઇન. • સંશ્લેષણ-સંશ્લેષણ પેદા કરે છે files આનો ઉપયોગ કરો fileહાર્ડવેર પરીક્ષણ માટે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સૉફ્ટવેરમાં ડિઝાઇનનું સંકલન કરવું અને સ્ટેટિક ટાઇમિંગ વિશ્લેષણ કરવું.
જનરેટ કરો File ફોર્મેટ	RTL નું ફોર્મેટ fileસિમ્યુલેશન માટે s - વેરિલોગ.
બોર્ડ પસંદ કરો	ડિઝાઇન અમલીકરણ માટે સપોર્ટેડ હાર્ડવેર. જ્યારે તમે Intel FPGA ડેવલપમેન્ટ બોર્ડ પસંદ કરો છો, ત્યારે ડિઝાઈન એક્સ માટે લક્ષ્ય ઉપકરણ તરીકે AGIB027R31B1E2VRO ઉપકરણનો ઉપયોગ કરો.ampલે પેઢી. Agilex I-series Transceiver-SoC Dev Kit: આ વિકલ્પ તમને ડિઝાઇન એક્સ ટેસ્ટ કરવા માટે પરવાનગી આપે છેampપસંદ કરેલ Intel FPGA IP ડેવલપમેન્ટ કીટ પર le. આ વિકલ્પ આપમેળે AGIB027R31B1E2VRO ના લક્ષ્ય ઉપકરણને પસંદ કરે છે. જો તમારા બોર્ડના પુનરાવર્તનમાં અલગ ઉપકરણ ગ્રેડ છે, તો તમે લક્ષ્ય ઉપકરણ બદલી શકો છો. કોઈ નહીં: આ વિકલ્પ ડિઝાઇન એક્સ માટે હાર્ડવેર પાસાઓને બાકાત રાખે છેample

1.3. જનરેટીંગ ટાઇલ Files

સપોર્ટ-લોજિક જનરેશન એ એક પૂર્વ-સંશ્લેષણ પગલું છે જેનો ઉપયોગ ટાઇલ-સંબંધિત જનરેટ કરવા માટે થાય છે. files સિમ્યુલેશન અને હાર્ડવેર ડિઝાઇન માટે જરૂરી છે. ટાઇલ જનરેશન બધા માટે જરૂરી છે
એફ-ટાઇલ આધારિત ડિઝાઇન સિમ્યુલેશન. તમારે સિમ્યુલેશન પહેલાં આ પગલું પૂર્ણ કરવું આવશ્યક છે.

1. કમાન્ડ પ્રોમ્પ્ટ પર, તમારા ભૂતપૂર્વમાં compilation_test_design ફોલ્ડર પર નેવિગેટ કરોampલે ડિઝાઇન: સીડી /compilation_test_design.
2. નીચેનો આદેશ ચલાવો: quartus_tlg alt_eth_25g

1.4. F-tile 25G ઇથરનેટ ઇન્ટેલ FPGA IP ડિઝાઇનનું અનુકરણ 
Exampલે ટેસ્ટબેન્ચ
તમે કમાન્ડ પ્રોમ્પ્ટમાંથી સિમ્યુલેશન સ્ક્રિપ્ટ ચલાવીને ડિઝાઇનનું કમ્પાઇલ અને અનુકરણ કરી શકો છો.

1. કમાન્ડ પ્રોમ્પ્ટ પર, ટેસ્ટબેન્ચ સિમ્યુલેટીંગ વર્કિંગ ડિરેક્ટરી બદલો: cdample_dir>/ex_25g/sim.
2. IP સેટઅપ સિમ્યુલેશન ચલાવો:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

કોષ્ટક 3. ટેસ્ટબેન્ચનું અનુકરણ કરવાના પગલાં

સિમ્યુલેટર	સૂચનાઓ
VCS*	આદેશ વાક્યમાં, sh run_vcs.sh લખો
ક્વેસ્ટાસિમ*	આદેશ વાક્યમાં, vsim -do run_vsim.do -log લખોfile vsim.log જો તમે QuestaSim GUI લાવ્યા વિના અનુકરણ કરવાનું પસંદ કરો છો, તો vsim -c -do run_vsim.do -log લખો.file vsim.log
કેડન્સ -એક્સેલિયમ*	આદેશ વાક્યમાં, sh run_xcelium.sh લખો

સફળ સિમ્યુલેશન નીચેના સંદેશ સાથે સમાપ્ત થાય છે:
સિમ્યુલેશન પાસ કર્યું. અથવા ટેસ્ટબેન્ચ પૂર્ણ.
સફળ સમાપ્તિ પછી, તમે પરિણામોનું વિશ્લેષણ કરી શકો છો.
1.5. ડિઝાઇનનું સંકલન અને રૂપરેખાંકન Exampલે હાર્ડવેર માં
25G ઇથરનેટ ઇન્ટેલ એફપીજીએ આઇપી કોર પેરામીટર એડિટર તમને ડિઝાઇનને કમ્પાઇલ અને ગોઠવવાની મંજૂરી આપે છેampલક્ષ્ય વિકાસ કીટ પર.

ડિઝાઇનને કમ્પાઇલ અને રૂપરેખાંકિત કરવા માટે exampહાર્ડવેર પર, આ પગલાં અનુસરો:

1. ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેર લોંચ કરો અને ડિઝાઇનને કમ્પાઇલ કરવા માટે પ્રોસેસિંગ ➤ સ્ટાર્ટ કમ્પાઇલેશન પસંદ કરો.
2. તમે SRAM ઑબ્જેક્ટ જનરેટ કરો પછી file .sof, હાર્ડવેર ડિઝાઇન એક્સ પ્રોગ્રામ કરવા માટે આ પગલાં અનુસરોampIntel Agilex ઉપકરણ પર le:
   a ટૂલ્સ મેનૂ પર, પ્રોગ્રામર પર ક્લિક કરો.
   b પ્રોગ્રામરમાં, હાર્ડવેર સેટઅપ પર ક્લિક કરો.
   c પ્રોગ્રામિંગ ઉપકરણ પસંદ કરો.
   ડી. તમારા Intel Quartus Prime Pro Edition સત્રમાં Intel Agilex બોર્ડ પસંદ કરો અને ઉમેરો.
   ઇ. ખાતરી કરો કે મોડ J પર સેટ છેTAG.
   f Intel Agilex ઉપકરણ પસંદ કરો અને ઉપકરણ ઉમેરો ક્લિક કરો. પ્રોગ્રામર દર્શાવે છે
   તમારા બોર્ડ પરના ઉપકરણો વચ્ચેના જોડાણોનો બ્લોક ડાયાગ્રામ.
   g તમારા .sof સાથેની પંક્તિમાં, .sof માટે બોક્સને ચેક કરો.
   h પ્રોગ્રામ/કોન્ફિગર કોલમમાં બોક્સને ચેક કરો.
   i પ્રારંભ પર ક્લિક કરો.

1.6. F-tile 25G Ethernet Intel FPGA IP હાર્ડવેર ડિઝાઇનનું પરીક્ષણ કરી રહ્યું છે Example
તમે F-tile 25G Ethernet Intel FPGA IP કોર ડિઝાઇનનું કમ્પાઇલ કર્યા પછીample અને તેને તમારા Intel Agilex ઉપકરણ પર ગોઠવો, તમે IP કોરને પ્રોગ્રામ કરવા માટે સિસ્ટમ કન્સોલનો ઉપયોગ કરી શકો છો.
સિસ્ટમ કન્સોલ ચાલુ કરવા અને હાર્ડવેર ડિઝાઇનનું પરીક્ષણ કરવા માટે example, આ પગલાં અનુસરો:

1. Intel Quartus Prime Pro Edition સોફ્ટવેરમાં, Tools ➤ System પસંદ કરો
   ડિબગીંગ ટૂલ્સ ➤ સિસ્ટમ કન્સોલ લોંચ કરવા માટે સિસ્ટમ કન્સોલ.
2. Tcl કન્સોલ ફલકમાં, / hardware_test_design/hwtest માં ડાયરેક્ટરી બદલવા માટે cd hwtest ટાઈપ કરો.
3. J સાથે કનેક્શન ખોલવા માટે source main.tcl ટાઈપ કરોTAG માસ્ટર

ડિઝાઇન એક્સના હાર્ડવેર ટેસ્ટિંગ વિભાગમાં પરીક્ષણ પ્રક્રિયાને અનુસરોample અને સિસ્ટમ કન્સોલમાં પરીક્ષણ પરિણામોનું અવલોકન કરો.

F-tile 25G ઇથરનેટ ડિઝાઇન ExampIntel Agilex ઉપકરણો માટે le

F-tile 25G ઇથરનેટ ડિઝાઇન ભૂતપૂર્વample 25G ઇથરનેટ Intel FPGA IP કોરનો ઉપયોગ કરીને Intel Agilex ઉપકરણો માટે ઇથરનેટ સોલ્યુશન દર્શાવે છે.
ડિઝાઇન ભૂતપૂર્વ બનાવોampભૂતપૂર્વ તરફથી લેamp25G ઇથરનેટ ઇન્ટેલ એફપીજીએ આઇપી પેરામીટર એડિટરની ડિઝાઇન ટેબ. તમે ડિઝાઈન સાથે અથવા વગર જનરેટ કરવાનું પણ પસંદ કરી શકો છો
રીડ-સોલોમન ફોરવર્ડ એરર કરેક્શન (RS-FEC) સુવિધા.
2.1. લક્ષણો

• 25G પર કાર્યરત સિંગલ ઈથરનેટ ચેનલને સપોર્ટ કરે છે.
• ડિઝાઇન એક્સ જનરેટ કરે છેampRS-FEC સુવિધા સાથે le.
• ટેસ્ટબેન્ચ અને સિમ્યુલેશન સ્ક્રિપ્ટ પ્રદાન કરે છે.
• IP રૂપરેખાંકન પર આધારિત F-Tile સંદર્ભ અને સિસ્ટમ PLL ઘડિયાળો ઇન્ટેલ FPGA IP ને ઇન્સ્ટન્ટિએટ કરે છે.

2.2. હાર્ડવેર અને સોફ્ટવેર જરૂરીયાતો
ઇન્ટેલ ડિઝાઇન એક્સને ચકાસવા માટે નીચેના હાર્ડવેર અને સોફ્ટવેરનો ઉપયોગ કરે છેampલિનક્સ સિસ્ટમમાં:

• ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેર.
• Siemens* EDA QuestaSim, Synopsys* VCS, અને Cadence Xcelium સિમ્યુલેટર.
• હાર્ડવેર પરીક્ષણ માટે Intel Agilex I-શ્રેણી ટ્રાન્સસીવર-SoC ડેવલપમેન્ટ કિટ (AGIB027R31B1E2VRO).

2.3. કાર્યાત્મક વર્ણન
F-tile 25G ઇથરનેટ ડિઝાઇન ભૂતપૂર્વample માં MAC+PCS+PMA કોર વેરિઅન્ટનો સમાવેશ થાય છે. નીચેના બ્લોક ડાયાગ્રામ F-tile 25G ઇથરનેટ ડિઝાઇન એક્સમાં MAC+PCS+PMA કોર વેરિઅન્ટના ડિઝાઇન ઘટકો અને ટોચના સ્તરના સંકેતો દર્શાવે છે.ample
આકૃતિ 5. બ્લોક ડાયાગ્રામ—એફ-ટાઇલ 25G ઇથરનેટ ડિઝાઇન ઉદાample (MAC+PCS+PMA કોર વેરિઅન્ટ)

2.3.1. ડિઝાઇન ઘટકો
કોષ્ટક 4. ડિઝાઇન ઘટકો

ઘટક	વર્ણન
F-tile 25G ઈથરનેટ Intel FPGA IP	નીચેના રૂપરેખાંકન સાથે MAC, PCS અને ટ્રાન્સસીવર PHY નો સમાવેશ થાય છે: • કોર વેરિઅન્ટ: MAC+PCS+PMA • પ્રવાહ નિયંત્રણ સક્ષમ કરો: વૈકલ્પિક • લિંક ફોલ્ટ જનરેશન સક્ષમ કરો: વૈકલ્પિક • પ્રસ્તાવના પાસથ્રુ સક્ષમ કરો: વૈકલ્પિક • આંકડા સંગ્રહ સક્ષમ કરો: વૈકલ્પિક • MAC આંકડા કાઉન્ટર્સ સક્ષમ કરો: વૈકલ્પિક • સંદર્ભ ઘડિયાળની આવર્તન: 156.25 ડિઝાઇન માટે ભૂતપૂર્વampRS-FEC સુવિધા સાથે, નીચેના વધારાના પરિમાણ ગોઠવેલ છે: • RS-FEC સક્ષમ કરો: વૈકલ્પિક
F-ટાઇલ સંદર્ભ અને સિસ્ટમ PLL ઘડિયાળો ઇન્ટેલ FPGA IP	F-Tile સંદર્ભ અને સિસ્ટમ PLL ઘડિયાળો Intel FPGA IP પેરામીટર એડિટર સેટિંગ્સ F-tile 25G ઇથરનેટ Intel FPGA IP ની જરૂરિયાતો સાથે સંરેખિત કરે છે. જો તમે ડિઝાઇન ભૂતપૂર્વampલે ઉપયોગ Ex જનરેટ કરોampલે ડિઝાઇન IP પેરામીટર એડિટરમાં બટન, IP આપોઆપ ઇન્સ્ટન્ટ થાય છે. જો તમે તમારી પોતાની ડિઝાઇન બનાવો છો તો ભૂતપૂર્વampતેથી, તમારે આ IP ને મેન્યુઅલી ઇન્સ્ટન્ટિએટ કરવું પડશે અને બધા I/O પોર્ટ્સને કનેક્ટ કરવું પડશે. આ IP વિશે માહિતી માટે, નો સંદર્ભ લો F-ટાઇલ આર્કિટેક્ચર અને PMA અને FEC ડાયરેક્ટ PHY IP વપરાશકર્તા માર્ગદર્શિકા.
ગ્રાહક તર્ક	સમાવે છે: • ટ્રાફિક જનરેટર, જે ટ્રાન્સમિશન માટે 25G ઈથરનેટ Intel FPGA IP કોર પર બર્સ્ટ પેકેટ્સ જનરેટ કરે છે. • ટ્રાફિક મોનિટર, જે 25G ઈથરનેટ Intel FPGA IP કોરમાંથી આવતાં બર્સ્ટ પેકેટ્સનું મોનિટર કરે છે.
સ્ત્રોત અને તપાસ	સ્ત્રોત અને ચકાસણી સંકેતો, સિસ્ટમ રીસેટ ઇનપુટ સિગ્નલ સહિત, જેનો તમે ડીબગીંગ માટે ઉપયોગ કરી શકો છો.

સંબંધિત માહિતી
F-ટાઇલ આર્કિટેક્ચર અને PMA અને FEC ડાયરેક્ટ PHY IP વપરાશકર્તા માર્ગદર્શિકા

અનુકરણ

ટેસ્ટબેન્ચ આઇપી કોર દ્વારા ટ્રાફિક મોકલે છે, ટ્રાન્સમિટ સાઇડ અને આઇપી કોરની રીસીવ સાઇડનો ઉપયોગ કરે છે.
2.4.1. ટેસ્ટ બેન્ચ
આકૃતિ 6. એફ-ટાઇલ 25G ઇથરનેટ ઇન્ટેલ એફપીજીએ આઇપી ડિઝાઇન એક્સનો બ્લોક ડાયાગ્રામample સિમ્યુલેશન ટેસ્ટબેન્ચ

કોષ્ટક 5. ટેસ્ટબેન્ચ ઘટકો

ઘટક	વર્ણન
પરીક્ષણ હેઠળ ઉપકરણ (DUT)	25G ઇથરનેટ ઇન્ટેલ FPGA IP કોર.
ઈથરનેટ પેકેટ જનરેટર અને પેકેટ મોનિટર	• પેકેટ જનરેટર ફ્રેમ જનરેટ કરે છે અને DUT માં ટ્રાન્સમિટ કરે છે. • પેકેટ મોનિટર TX અને RX ડેટાપાથનું નિરીક્ષણ કરે છે અને સિમ્યુલેટર કન્સોલમાં ફ્રેમ પ્રદર્શિત કરે છે.
F-ટાઇલ સંદર્ભ અને સિસ્ટમ PLL ઘડિયાળો ઇન્ટેલ FPGA IP	ટ્રાન્સસીવર અને સિસ્ટમ PLL સંદર્ભ ઘડિયાળો જનરેટ કરે છે.

2.4.2. સિમ્યુલેશન ડિઝાઇન Exampલે ઘટકો
કોષ્ટક 6. F-tile 25G ઇથરનેટ ડિઝાઇન Exampલે ટેસ્ટબેન્ચ File વર્ણનો

File નામ	વર્ણન
ટેસ્ટબેન્ચ અને સિમ્યુલેશન Files
મૂળભૂત_avl_tb_top.v	ટોપ લેવલ ટેસ્ટબેન્ચ file. ટેસ્ટબેન્ચ DUT ને ઇન્સ્ટન્ટિએટ કરે છે, ડિઝાઇન ઘટકો અને ક્લાયંટ લોજિક પર Avalon® મેમરી-મેપ્ડ રૂપરેખાંકન કરે છે, અને 25G ઇથરનેટ ઇન્ટેલ FPGA IP પર અથવા તેના પરથી પેકેટ મોકલે છે અને મેળવે છે.
ટેસ્ટબેન્ચ સ્ક્રિપ્ટ્સ
ચાલુ રાખ્યું…

File નામ	વર્ણન
run_vsim.do	ટેસ્ટબેન્ચ ચલાવવા માટે મોડલસિમ સ્ક્રિપ્ટ.
run_vcs.sh	ટેસ્ટબેન્ચ ચલાવવા માટે Synopsys VCS સ્ક્રિપ્ટ.
run_xcelium.sh	ટેસ્ટબેન્ચ ચલાવવા માટે કેડન્સ એક્સેલિયમ સ્ક્રિપ્ટ.

2.4.3. ટેસ્ટ કેસ
સિમ્યુલેશન ટેસ્ટ કેસ નીચેની ક્રિયાઓ કરે છે:

1. F-tile 25G ઇથરનેટ Intel FPGA IP અને F-Tile સંદર્ભ અને સિસ્ટમ PLL ઘડિયાળો ઇન્ટેલ FPGA IP ને ઇન્સ્ટન્ટિએટ કરે છે.
2. RX ઘડિયાળ અને PHY સ્ટેટસ સિગ્નલ સેટલ થવાની રાહ જુએ છે.
3. PHY સ્થિતિ છાપે છે.
4. 10 માન્ય ડેટા મોકલે છે અને મેળવે છે.
5. પરિણામોનું વિશ્લેષણ કરે છે. સફળ ટેસ્ટબેન્ચ "ટેસ્ટબેન્ચ પૂર્ણ" દર્શાવે છે.

નીચેના એસample આઉટપુટ સફળ સિમ્યુલેશન ટેસ્ટ રન દર્શાવે છે:

સંકલન

ડિઝાઇનનું કમ્પાઇલિંગ અને રૂપરેખાંકન કરવાની પ્રક્રિયાને અનુસરોampડિઝાઇનને કમ્પાઇલ અને રૂપરેખાંકિત કરવા માટે હાર્ડવેરમાં leampપસંદ કરેલ હાર્ડવેરમાં le.
તમે સંકલન-માત્ર ડિઝાઇનનો ઉપયોગ કરીને સંસાધનના ઉપયોગ અને Fmaxનો અંદાજ લગાવી શકો છોample તમે સ્ટાર્ટ કમ્પિલેશન આદેશનો ઉપયોગ કરીને તમારી ડિઝાઇનને કમ્પાઇલ કરી શકો છો
ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેરમાં પ્રોસેસિંગ મેનૂ. સફળ સંકલન સંકલન અહેવાલ સારાંશ જનરેટ કરે છે.
વધુ માહિતી માટે, ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકામાં ડિઝાઇન સંકલનનો સંદર્ભ લો.
સંબંધિત માહિતી

• ડિઝાઇનનું સંકલન અને રૂપરેખાંકન Exampપૃષ્ઠ 7 પર હાર્ડવેરમાં le
• ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકામાં ડિઝાઇન સંકલન

2.6. હાર્ડવેર પરીક્ષણ
હાર્ડવેર ડિઝાઇનમાં ભૂતપૂર્વample, તમે આંતરિક સીરીયલ લૂપબેક મોડમાં IP કોરને પ્રોગ્રામ કરી શકો છો અને ટ્રાન્સમિટ સાઈડ પર ટ્રાફિક જનરેટ કરી શકો છો જે રીસીવ સાઈડમાંથી લૂપ બેક થાય છે.
ડિઝાઇન એક્સને ચકાસવા માટે આપેલ સંબંધિત માહિતી લિંક પરની પ્રક્રિયાને અનુસરોampપસંદ કરેલ હાર્ડવેરમાં le.
સંબંધિત માહિતી
F-tile 25G Ethernet Intel FPGA IP હાર્ડવેર ડિઝાઇનનું પરીક્ષણ કરી રહ્યું છે Exampપૃષ્ઠ 8 પર
2.6.1. પરીક્ષણ પ્રક્રિયા
ડિઝાઇન એક્સ ચકાસવા માટે આ પગલાં અનુસરોampહાર્ડવેરમાં લે:

1. તમે આ ડિઝાઇન માટે હાર્ડવેર પરીક્ષણ ચલાવો તે પહેલાં ભૂતપૂર્વampતેથી, તમારે સિસ્ટમ રીસેટ કરવી આવશ્યક છે:
   a ડિફોલ્ટ સોર્સ અને પ્રોબ GUI માટે ટૂલ્સ ➤ ઇન-સિસ્ટમ સ્ત્રોતો અને પ્રોબ્સ એડિટર ટૂલ પર ક્લિક કરો.
   b રીસેટ લાગુ કરવા માટે સિસ્ટમ રીસેટ સિગ્નલ (સ્રોત[3:0]) ને 7 થી 8 સુધી ટૉગલ કરો અને સિસ્ટમને રીસેટ સ્થિતિમાંથી મુક્ત કરવા માટે સિસ્ટમ રીસેટ સિગ્નલને 7 પર પાછા ફરો.
   c ચકાસણી સંકેતોનું નિરીક્ષણ કરો અને ખાતરી કરો કે સ્થિતિ માન્ય છે.
2. સિસ્ટમ કન્સોલમાં, hwtest ફોલ્ડર પર નેવિગેટ કરો અને આદેશ ચલાવો: source main.tcl J પસંદ કરવા માટેTAG માસ્ટર મૂળભૂત રીતે, પ્રથમ જેTAG જે પર માસ્ટરTAG સાંકળ પસંદ કરેલ છે. જે પસંદ કરવા માટેTAG Intel Agilex ઉપકરણો માટે માસ્ટર, આ આદેશ ચલાવો: set_jtag <number of appropriate JTAG માસ્ટર>. ઉદાample: set_jtag 1.
3. સીરીયલ લૂપબેક ટેસ્ટ શરૂ કરવા માટે સિસ્ટમ કન્સોલમાં નીચેના આદેશો ચલાવો:

કોષ્ટક 7. આદેશ પરિમાણો

પરિમાણ	વર્ણન	Exampલે વપરાશ
chkphy_status	ઘડિયાળની આવર્તન અને PHY લોક સ્થિતિ દર્શાવે છે.	% chkphy_status 0 # લિંક 0 ની સ્થિતિ તપાસો
chkmac_stats	MAC આંકડા કાઉન્ટર્સમાં મૂલ્યો દર્શાવે છે.	% chkmac_stats 0 # લિંક 0 ના મેક આંકડા કાઉન્ટર તપાસે છે
ક્લિયર_બધા_આંકડા	IP કોર આંકડા કાઉન્ટર્સ સાફ કરે છે.	% clear_all_stats 0 # લિંક 0 ના આંકડા કાઉન્ટર સાફ કરે છે
start_gen	પેકેટ જનરેટર શરૂ કરે છે.	% start_gen 0 # લિંક 0 પર પેકેટ જનરેશન શરૂ કરો
stop_gen	પેકેટ જનરેટરને રોકે છે.	% stop_gen 0 # લિંક 0 પર પેકેટ જનરેશન રોકો
લૂપ_ઓન	આંતરિક સીરીયલ લૂપબેક ચાલુ કરે છે.	% લૂપ_ઓન 0 # લિંક 0 પર આંતરિક લૂપબેક ચાલુ કરો
લૂપ_ઓફ	આંતરિક સીરીયલ લૂપબેક બંધ કરે છે.	% લૂપ_ઓફ 0 # લિંક 0 પર આંતરિક લૂપબેક બંધ કરો
reg_read	પર IP કોર રજિસ્ટર મૂલ્ય પરત કરે છે .	% reg_read 0x402 # લિંક 402 ના સરનામા 0 પર IP CSR રજિસ્ટર વાંચો
reg_write	લખે છે સરનામે આઇપી કોર રજીસ્ટર પર .	% reg_write 0x401 0x1 # લિંક 0 ના સરનામાં 1 પર IP CSR સ્ક્રેચ રજિસ્ટર પર 401x0 લખો

a લૂપ_ઓન લખો આંતરિક સીરીયલ લૂપબેક મોડ ચાલુ કરવા માટે.
b chkphy_status ટાઈપ કરો PHY ની સ્થિતિ તપાસવા માટે. TXCLK, RXCLK અને RX સ્ટેટસમાં સ્થિર લિંક માટે નીચે બતાવેલ સમાન મૂલ્યો હોવા જોઈએ:

c સ્પષ્ટ_બધા_આંકડા લખો TX અને RX સ્ટેટિસ્ટિક્સ રજિસ્ટર સાફ કરવા.
ડી. start_gen લખો પેકેટ જનરેશન શરૂ કરવા માટે.
ઇ. stop_gen લખો પેકેટ જનરેશન રોકવા માટે.
f chkmac_stats લખો TX અને RX આંકડા કાઉન્ટર્સ વાંચવા માટે. તે પાકું કરી લો:
i પ્રસારિત પેકેટ ફ્રેમ પ્રાપ્ત પેકેટ ફ્રેમ સાથે મેળ ખાય છે.
ii. કોઈ ભૂલ ફ્રેમ્સ પ્રાપ્ત થઈ નથી.
g લૂપ_ઓફ લખો આંતરિક સીરીયલ લૂપબેક બંધ કરવા માટે.
આકૃતિ 7. Sampલે ટેસ્ટ આઉટપુટ—TX અને RX સ્ટેટિસ્ટિક્સ કાઉન્ટર્સ

F-tile 25G ઇથરનેટ FPGA IP ડિઝાઇન એક્સ માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસample વપરાશકર્તા માર્ગદર્શિકા

દસ્તાવેજ સંસ્કરણ	ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન	IP સંસ્કરણ	ફેરફારો
2022.10.14	22.3	1.0.0	પ્રારંભિક પ્રકાશન.

ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ ચિહ્નો ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે. *અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.
ISO
9001:2015
નોંધાયેલ

ઑનલાઇન સંસ્કરણ
પ્રતિસાદ મોકલો
ID: 750200
સંસ્કરણ: 2022.10.14

દસ્તાવેજો / સંસાધનો

intel F-Tile 25G ઇથરનેટ FPGA IP ડિઝાઇન Example [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા F-Tile 25G ઇથરનેટ FPGA IP ડિઝાઇન Example, F-Tile 25G, F-Tile 25G ઇથરનેટ FPGA, FPGA IP ડિઝાઇન એક્સample, IP ડિઝાઇન Exampલે, 750200

સંદર્ભો

• વપરાશકર્તા માર્ગદર્શિકા