FPGA-IP
Desain Example Panduan Pengguna
F-Tile 25G Ethernet Intel®
Diperbarui untuk Intel® Quartus®
Suite Desain Utama: 22.3
Versi IP: 1.0.0

Panduan Memulai Cepat

F-tile 25G Ethernet Intel FPGA IP untuk perangkat Intel Agilex™ memberikan kemampuan menghasilkan desain exampfile untuk konfigurasi yang dipilih.
Gambar 1. Desain Kelample Penggunaan

Struktur Direktori

Gambar 2. 25G Ethernet Intel FPGA IP Design Example Struktur Direktori

• Simulasi files (testbench untuk simulasi saja) berada diample_dir>/example_testbench.
• Ex desain khusus kompilasiample terletak diample_dir>/ kompilasi_test_design.
• Konfigurasi dan pengujian perangkat keras files (desain example di perangkat keras) terletak diample_dir>/hardware_test_design.

Tabel 1. Direktori dan File Deskripsi

File Nama	Keterangan
eth_ex_25g.qpf	Proyek Intel Quartus® Prime file.
eth_ex_25g.qsf	Pengaturan proyek Intel Quartus Prime file.
eth_ex_25g.sdc	Batasan Desain Sinopsis file. Anda dapat menyalin dan memodifikasi ini file untuk desain inti Intel FPGA IP 25GbE Anda sendiri.
et_ex_25g.v	Desain Verilog HDL tingkat atas example file. Desain saluran tunggal menggunakan Verilog file.
umum/	Desain perangkat keras misampdukungan le files.
hwtest/main.tcl	Utama file untuk mengakses Konsol Sistem.

Menghasilkan Desain Example

Gambar 4. Example Design Tab di F-tile 25G Ethernet Intel FPGA IP Parameter Editor

Ikuti langkah-langkah ini untuk menghasilkan ex desain perangkat kerasample dan testbench:

1. Di Intel Quartus Prime Pro Edition, klik File ➤ New Project Wizard untuk membuat proyek Quartus Prime baru, atau File ➤ Buka Proyek untuk membuka proyek Quartus Prime yang sudah ada. Wisaya meminta Anda untuk menentukan perangkat.
2. Di Katalog IP, temukan dan pilih 25G Ethernet Intel FPGA IP untuk Agilex. Jendela New IP Variation muncul.
3. Tentukan nama tingkat teratas untuk variasi IP Anda dan klik OK. Editor parameter menambahkan .ip tingkat atas file ke proyek saat ini secara otomatis. Jika Anda diminta untuk menambahkan .ip secara manual file ke proyek, klik Proyek ➤ Tambah/Hapus Files di Proyek untuk menambahkan file.
4. Dalam perangkat lunak Intel Quartus Prime Pro Edition, Anda harus memilih perangkat Intel Agilex tertentu di bidang Perangkat, atau mempertahankan perangkat default yang diusulkan oleh perangkat lunak Intel Quartus Prime.
   Catatan: Desain perangkat keras example menimpa pilihan dengan perangkat di papan target. Anda menentukan papan target dari menu desain example pilihan di Examptab Desain.
5. Klik Oke. Editor parameter muncul.
6. Pada tab IP, tentukan parameter untuk variasi inti IP Anda.
7. Di Mantanamptab Desain, untuk Kelample Desain Files, pilih opsi Simulasi untuk menghasilkan testbench, dan pilih opsi Sintesis untuk menghasilkan ex desain perangkat kerasample. Hanya Verilog HDL files dihasilkan.
   Catatan: Inti IP VHDL fungsional tidak tersedia. Tentukan Verilog HDL saja, untuk contoh desain inti IP Andaampsaya.
8. Untuk Target Development Kit, pilih Agilex I-series Transceiver-SoC Dev Kit
9. Klik Hasilkan Examptombol Desain. Pilih Exampjendela Design Directory muncul.
10. Jika Anda ingin memodifikasi desain example jalur direktori atau nama dari default yang ditampilkan (alt_e25_f_0_example_design), telusuri ke jalur baru dan ketik ex desain baruampnama direktori file (ample_dir>).
11. Klik OK.

1.2.1. Desain Kelample Parameter
Tabel 2. Parameter di KelampTab Desain

Parameter	Keterangan
Example Desain	Tersedia eksampdesain file untuk pengaturan parameter IP. Hanya mantan saluran tunggalampdesain le didukung untuk IP ini.
Example Desain Files	Itu files untuk menghasilkan untuk fase pengembangan yang berbeda. • Simulasi—menghasilkan yang diperlukan files untuk mensimulasikan mantanampdesain. • Sintesis—menghasilkan sintesis files. Gunakan ini files untuk menyusun desain dalam perangkat lunak Intel Quartus Prime Pro Edition untuk pengujian perangkat keras dan melakukan analisis waktu statis.
Menghasilkan File Format	Format RTL files untuk simulasi—Verilog.
Pilih Papan	Perangkat keras yang didukung untuk implementasi desain. Saat Anda memilih papan pengembangan Intel FPGA, gunakan perangkat AGIB027R31B1E2VRO sebagai Perangkat Target untuk desain example generasi. Agilex I-series Transceiver-SoC Dev Kit: Opsi ini memungkinkan Anda menguji desain exampfile pada kit pengembangan Intel FPGA IP yang dipilih. Opsi ini secara otomatis memilih Perangkat Target AGIB027R31B1E2VRO. Jika revisi papan Anda memiliki tingkat perangkat yang berbeda, Anda dapat mengubah perangkat target. Tidak ada: Opsi ini mengecualikan aspek perangkat keras untuk desain exampsaya.

1.3. Menghasilkan Ubin Files

Generasi Dukungan-Logika adalah langkah pra-sintesis yang digunakan untuk menghasilkan terkait ubin fileS diperlukan untuk simulasi dan desain perangkat keras. Pembuatan ubin diperlukan untuk semua
Simulasi desain berbasis F-tile. Anda harus menyelesaikan langkah ini sebelum simulasi.

1. Pada prompt perintah, navigasikan ke folder compile_test_design di folder exampdesain file: cd /compilation_test_design.
2. Jalankan perintah berikut: quartus_tlg alt_eth_25g

1.4. Mensimulasikan F-tile 25G Ethernet Intel FPGA IP Design 
Example Meja Tes
Anda dapat mengkompilasi dan mensimulasikan desain dengan menjalankan skrip simulasi dari command prompt.

1. Pada prompt perintah, ubah direktori kerja simulasi testbench: cdample_dir>/ex_25g/sim.
2. Jalankan simulasi pengaturan IP: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabel 3. Langkah-langkah Simulasi Testbench

Simulasi	Instruksi
VCS*	Di baris perintah, ketik sh run_vcs.sh
QuestaSim*	Di baris perintah, ketik vsim -do run_vsim.do -logfile vsim.log Jika Anda lebih suka mensimulasikan tanpa memunculkan GUI QuestaSim, ketik vsim -c -do run_vsim.do -logfile vsim.log
Irama -Xcelium*	Di baris perintah, ketik sh run_xcelium.sh

Simulasi yang berhasil berakhir dengan pesan berikut:
Simulasi Lulus. atau Testbench selesai.
Setelah berhasil menyelesaikan, Anda dapat menganalisis hasilnya.
1.5. Menyusun dan Mengkonfigurasi Desain Example di Hardware
Editor parameter inti 25G Ethernet Intel FPGA IP memungkinkan Anda untuk mengkompilasi dan mengonfigurasi desain exampfile pada kit pengembangan target.

Untuk mengkompilasi dan mengkonfigurasi ex desainampfile pada perangkat keras, ikuti langkah-langkah berikut:

1. Luncurkan perangkat lunak Intel Quartus Prime Pro Edition dan pilih Processing ➤ Start Compilation untuk mengompilasi desain.
2. Setelah Anda menghasilkan objek SRAM file .sof, ikuti langkah-langkah ini untuk memprogram ex desain perangkat kerasampfile di perangkat Intel Agilex:
   sebuah. Pada menu Alat, klik Pemrogram.
   b. Di Programmer, klik Pengaturan Perangkat Keras.
   c. Pilih perangkat pemrograman.
   d. Pilih dan tambahkan papan Intel Agilex ke sesi Intel Quartus Prime Pro Edition Anda.
   e. Pastikan Mode diatur ke JTAG.
   f. Pilih perangkat Intel Agilex dan klik Add Device. Programmer menampilkan
   diagram blok koneksi antara perangkat di papan Anda.
   g. Di baris dengan .sof Anda, centang kotak untuk .sof.
   h. Centang kotak di kolom Program/Konfigurasi.
   saya. Klik Mulai.

1.6. Menguji F-tile 25G Ethernet Intel FPGA IP Desain Perangkat Keras Example
Setelah Anda mengkompilasi F-tile 25G Ethernet Intel FPGA IP core design example dan konfigurasikan pada perangkat Intel Agilex Anda, Anda dapat menggunakan Konsol Sistem untuk memprogram inti IP.
Untuk menyalakan Konsol Sistem dan menguji desain perangkat keras example, ikuti langkah berikut:

1. Pada software Intel Quartus Prime Pro Edition, pilih Tools ➤ System
   Alat Debugging ➤ Konsol Sistem untuk meluncurkan konsol sistem.
2. Di panel Tcl Console, ketik cd hwtest untuk mengubah direktori menjadi / hardware_test_design/hwtest.
3. Ketik source main.tcl untuk membuka koneksi ke JTAG menguasai.

Ikuti prosedur pengujian di bagian Pengujian Perangkat Keras pada desain example dan amati hasil tes di System Console.

Desain Ethernet 25G F-tile Example untuk Perangkat Intel Agilex

Desain F-tile 25G Ethernet example mendemonstrasikan solusi Ethernet untuk perangkat Intel Agilex menggunakan inti IP Intel FPGA 25G Ethernet.
Hasilkan desain example dari Example tab Desain editor parameter IP Intel FPGA 25G Ethernet. Anda juga dapat memilih untuk menghasilkan desain dengan atau tanpa
fitur Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Fitur

• Mendukung saluran Ethernet tunggal yang beroperasi pada 25G.
• Menghasilkan desain example dengan fitur RS-FEC.
• Menyediakan skrip testbench dan simulasi.
• Instansiasi Referensi F-Tile dan Jam Sistem PLL Intel FPGA IP berdasarkan konfigurasi IP.

2.2. Persyaratan Perangkat Keras dan Perangkat Lunak
Intel menggunakan perangkat keras dan perangkat lunak berikut untuk menguji desain exampfile dalam sistem Linux:

• Perangkat lunak Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS, dan simulator Cadence Xcelium.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) untuk pengujian perangkat keras.

2.3. Deskripsi Fungsional
Desain F-tile 25G Ethernet example terdiri dari varian inti MAC+PCS+PMA. Diagram blok berikut menunjukkan komponen desain dan sinyal tingkat atas varian inti MAC+PCS+PMA dalam desain F-tile 25G Ethernet exampsaya.
Gambar 5. Diagram Blok—Desain Ethernet 25G F-tile Example (Varian Inti MAC+PCS+PMA)

2.3.1. Komponen Desain
Tabel 4. Komponen Desain

Komponen	Keterangan
IP Intel FPGA Ethernet 25G ubin-F	Terdiri dari MAC, PCS, dan Transceiver PHY, dengan konfigurasi sebagai berikut: • Varian Inti: MAC+PCS+PMA • Aktifkan kontrol aliran: Opsional • Aktifkan pembuatan kesalahan tautan: Opsional • Aktifkan passthrough pembukaan: Opsional • Aktifkan pengumpulan statistik: Opsional • Aktifkan penghitung statistik MAC: Opsional • Frekuensi jam referensi: : 156.25 bahasa Indonesia Untuk desain example dengan fitur RS-FEC, parameter tambahan berikut dikonfigurasi: • Aktifkan RS-FEC: Opsional
Referensi F-Tile dan Jam Sistem PLL Intel FPGA IP	Referensi F-Tile dan Sistem PLL Jam Pengaturan editor parameter Intel FPGA IP selaras dengan persyaratan F-tile 25G Ethernet Intel FPGA IP. Jika Anda menghasilkan desain example menggunakan Hasilkan Mantanample Desain tombol di editor parameter IP, IP dibuat secara otomatis. Jika Anda membuat desain Anda sendiri example, Anda harus membuat instance IP ini secara manual dan menyambungkan semua port I/O. Untuk informasi tentang IP ini, lihat Arsitektur F-Tile dan Panduan Pengguna IP PMA dan FEC Direct PHY.
Logika klien	Terdiri dari: • Traffic generator, yang menghasilkan paket burst ke 25G Ethernet Intel FPGA IP core untuk transmisi. • Pemantau lalu lintas, yang memantau paket burst yang berasal dari inti IP Intel FPGA 25G Ethernet.
Sumber dan Penyelidikan	Sinyal sumber dan probe, termasuk sinyal input reset sistem, yang dapat Anda gunakan untuk debugging.

Informasi Terkait
Arsitektur F-Tile dan Panduan Pengguna IP PMA dan FEC Direct PHY

Simulasi

Testbench mengirimkan lalu lintas melalui inti IP, menggunakan sisi pengirim dan penerima inti IP.
2.4.1. Meja tes
Gambar 6. Diagram Blok F-tile 25G Ethernet Intel FPGA IP Design Example Testbench Simulasi

Tabel 5. Komponen Testbench

Komponen	Keterangan
Perangkat sedang diuji (DUT)	Inti IP Intel FPGA 25G Ethernet.
Penghasil Paket Ethernet dan Pemantau Paket	• Generator paket menghasilkan frame dan mengirimkan ke DUT. • Monitor Paket memantau jalur data TX dan RX dan menampilkan bingkai di konsol simulator.
Referensi F-Tile dan Jam Sistem PLL Intel FPGA IP	Menghasilkan jam referensi transceiver dan sistem PLL.

2.4.2. Desain Simulasi Kelample Komponen
Tabel 6. Desain F-tile 25G Ethernet Latample Meja Tes File Deskripsi

File Nama	Keterangan
Testbench dan Simulasi Files
basic_avl_tb_top.v	Testbench tingkat atas file. Testbench membuat DUT, melakukan konfigurasi pemetaan memori Avalon® pada komponen desain dan logika klien, serta mengirim dan menerima paket ke atau dari 25G Ethernet Intel FPGA IP.
Skrip Testbench
lanjutan…

File Nama	Keterangan
jalankan_vsim.do	Skrip ModelSim untuk menjalankan testbench.
jalankan_vcs.sh	Skrip Synopsys VCS untuk menjalankan testbench.
jalankan_xcelium.sh	Skrip Cadence Xcelium untuk menjalankan testbench.

2.4.3. Kasus cobaan
Kasus uji simulasi melakukan tindakan berikut:

1. Instansiasi F-tile 25G Ethernet Intel FPGA IP dan Referensi F-Tile dan Sistem PLL Jam Intel FPGA IP.
2. Menunggu jam RX dan sinyal status PHY untuk diselesaikan.
3. Mencetak status PHY.
4. Mengirim dan menerima 10 data yang valid.
5. Menganalisis hasilnya. Testbench yang sukses menampilkan “Testbench complete.”.

Berikut ini sample output mengilustrasikan uji coba simulasi yang sukses:

Kompilasi

Ikuti prosedur dalam Menyusun dan Mengkonfigurasi Ex Desainample di Perangkat Keras untuk mengkompilasi dan mengonfigurasi contoh desainampfile di perangkat keras yang dipilih.
Anda dapat memperkirakan pemanfaatan sumber daya dan Fmax menggunakan desain khusus kompilasi example. Anda dapat mengkompilasi desain Anda menggunakan perintah Mulai Kompilasi di
Menu pemrosesan dalam perangkat lunak Intel Quartus Prime Pro Edition. Kompilasi yang berhasil menghasilkan ringkasan laporan kompilasi.
Untuk informasi selengkapnya, lihat Kompilasi Desain di Panduan Pengguna Intel Quartus Prime Pro Edition.
Informasi Terkait

• Menyusun dan Mengkonfigurasi Desain Example di Hardware pada halaman 7
• Kompilasi Desain Dalam Panduan Pengguna Intel Quartus Prime Pro Edition

2.6. Pengujian Perangkat Keras
Dalam desain perangkat keras exampfile, Anda dapat memprogram inti IP dalam mode loopback serial internal dan menghasilkan lalu lintas di sisi pengirim yang memutar kembali melalui sisi penerima.
Ikuti prosedur di tautan informasi terkait yang disediakan untuk menguji desain exampfile di perangkat keras yang dipilih.
Informasi Terkait
Menguji F-tile 25G Ethernet Intel FPGA IP Desain Perangkat Keras Exampada di halaman 8
2.6.1. Prosedur Uji
Ikuti langkah-langkah ini untuk menguji desain exampfile dalam perangkat keras:

1. Sebelum Anda menjalankan pengujian perangkat keras untuk contoh desain iniample, Anda harus mengatur ulang sistem:
   sebuah. Klik Tools ➤ In-System Sources & Probe Editor tool untuk Source default dan Probe GUI.
   b. Alihkan sinyal setel ulang sistem (Sumber[3:0]) dari 7 ke 8 untuk menerapkan setel ulang dan kembalikan sinyal setel ulang sistem ke 7 untuk melepaskan sistem dari status setel ulang.
   c. Pantau sinyal Probe dan pastikan statusnya valid.
2. Di konsol sistem, arahkan ke folder hwtest dan jalankan perintah: source main.tcl untuk memilih JTAG menguasai. Secara default, J pertamaTAG master di jTAG rantai dipilih. Untuk memilih JTAG master untuk perangkat Intel Agilex, jalankan perintah ini: set_jtag <jumlah J yang sesuaiTAG menguasai>. Mantanample: set_jtag 1.
3. Jalankan perintah berikut di konsol sistem untuk memulai tes loopback serial:

Tabel 7. Parameter Perintah

Parameter	Keterangan	Example Penggunaan
chkphy_status	Menampilkan frekuensi jam dan status kunci PHY.	% chkphy_status 0 # Periksa status tautan 0
chkmac_stats	Menampilkan nilai di penghitung statistik MAC.	% chkmac_stats 0 # Memeriksa penghitung statistik mac dari tautan 0
clear_all_stats	Menghapus penghitung statistik inti IP.	% clear_all_stats 0 # Menghapus penghitung statistik dari tautan 0
start_gen	Memulai generator paket.	% start_gen 0 # Mulai pembuatan paket pada tautan 0
stop_gen	Menghentikan pembuat paket.	% stop_gen 0 # Hentikan pembuatan paket pada tautan 0
loop_on	Mengaktifkan loopback serial internal.	% loop_on 0 # Aktifkan loopback internal pada link 0
loop_off	Mematikan loopback serial internal.	% loop_off 0 # Matikan loopback internal pada tautan 0
reg_read	Mengembalikan nilai register inti IP di .	% reg_read 0x402 # Baca register IP CSR di alamat 402 tautan 0
reg_write	Menulis ke register inti IP di alamat .	% reg_write 0x401 0x1 # Tulis 0x1 ke register awal CSR IP di alamat 401 tautan 0

sebuah. Ketik loop_on untuk mengaktifkan mode loopback serial internal.
b. Ketik chkphy_status untuk memeriksa status PHY. Status TXCLK, RXCLK, dan RX harus memiliki nilai yang sama seperti yang ditunjukkan di bawah ini untuk tautan stabil:

c. Ketik clear_all_stats untuk menghapus register statistik TX dan RX.
d. Ketik start_gen untuk memulai pembuatan paket.
e. Ketik stop_gen untuk menghentikan pembuatan paket.
f. Ketik chkmac_stats untuk membaca penghitung statistik TX dan RX. Pastikan bahwa:
saya. Frame paket yang ditransmisikan cocok dengan frame paket yang diterima.
ii. Tidak ada bingkai kesalahan yang diterima.
g. Ketik loop_off untuk mematikan loopback serial internal.
Gambar 7. Sample Test Output—Penghitung Statistik TX dan RX

Riwayat Revisi Dokumen untuk F-tile 25G Ethernet FPGA IP Design Example Panduan Pengguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2022.10.14	22.3	1.0.0	Rilis awal.

Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.
Bahasa Indonesia
9001:2015
Terdaftar

Versi Online
Kirim Masukan
ID: 750200
Versi: 2022.10.14

Dokumen / Sumber Daya

intel F-Tile 25G Ethernet FPGA IP Desain Example [Bahasa Indonesia:] Panduan Pengguna Desain IP FPGA Ethernet F-Tile 25G Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Desain Example, Desain IP Kelampl, 750200

Referensi

• Panduan Pengguna