FPGA IP
Desain Example Pandhuan pangguna
F-Tile 25G Ethernet Intel®
Dianyari kanggo Intel® Quartus®
Perdhana Design Suite: 22.3
IP Versi: 1.0.0

Pandhuan wiwitan cepet

F-tile 25G Ethernet Intel FPGA IP kanggo piranti Intel Agilex™ nyedhiyakake kemampuan ngasilake desain eksamples kanggo konfigurasi sing dipilih.
Gambar 1. Desain Example Panggunaan

Struktur Direktori

Gambar 2. 25G Ethernet Intel FPGA IP Design Exampl Struktur Direktori

• Simulasi files (testbench mung kanggo simulasi) dumunung ingample_dir>/misample_testbench.
• Desain mung kompilasi example dumunung ingample_dir>/ compilation_test_design.
• Konfigurasi hardware lan tes files (desain example ing hardware) dumunung ingample_dir>/hardware_test_design.

Tabel 1. Direktori lan File Katrangan

File Jeneng	Katrangan
eth_ex_25g.qpf	Proyek Intel Quartus® Prime file.
eth_ex_25g.qsf	Setelan proyek Intel Quartus Prime file.
eth_ex_25g.sdc	Watesan Desain Synopsys file. Sampeyan bisa nyalin lan ngowahi iki file kanggo desain inti 25GbE Intel FPGA IP dhewe.
eth_ex_25g.v	Desain Verilog HDL tingkat ndhuwur example file. Desain saluran tunggal nggunakake Verilog file.
umum/	Desain hardware exampndhukung files.
hwtest/main.tcl	Utama file kanggo ngakses System Console.

Nggawe Desain Example

Gambar 4. Example Design Tab ing F-kothak 25G Ethernet Intel FPGA IP Parameter Editor

Tindakake langkah iki kanggo generate desain hardware example lan testbench:

1. Ing Intel Quartus Prime Pro Edition, klik File ➤ New Project Wisaya kanggo nggawe anyar Quartus Prime project, utawa File ➤ Open Project kanggo mbukak proyek Quartus Prime sing wis ana. Wisaya njaluk sampeyan nemtokake piranti.
2. Ing Katalog IP, goleki banjur pilih 25G Ethernet Intel FPGA IP kanggo Agilex. Jendhela Variasi IP Anyar katon.
3. Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP sampeyan banjur klik OK. Editor parameter nambah .ip tingkat paling dhuwur file menyang proyek saiki kanthi otomatis. Yen sampeyan dijaluk nambahake .ip kanthi manual file menyang proyek, klik Project ➤ Tambah/Busak Files ing Project kanggo nambah file.
4. Ing piranti lunak Intel Quartus Prime Pro Edition, sampeyan kudu milih piranti Intel Agilex tartamtu ing lapangan Piranti, utawa njaga piranti standar sing diusulake piranti lunak Intel Quartus Prime.
   Cathetan: Desain hardware example overwrites pilihan karo piranti ing Papan target. Sampeyan nemtokake papan target saka menu desain examppilihan le ing Examptab Desain.
5. Klik OK. Editor parameter katon.
6. Ing tab IP, nemtokake paramèter kanggo variasi inti IP sampeyan.
7. Ing Examptab Desain, kanggo Example Desain Files, pilih pilihan Simulasi kanggo generate testbench, lan pilih pilihan Synthesis kanggo generate desain hardware example. Mung Verilog HDL files kui.
   Cathetan: Inti IP VHDL fungsional ora kasedhiya. Temtokake Verilog HDL mung, kanggo desain inti IP sampeyanample.
8. Kanggo Target Development Kit, pilih Agilex I-series Transceiver-SoC Dev Kit
9. Klik Generate Examptombol Desain. Pilih ExampJendhela Direktori Desain katon.
10. Yen sampeyan pengin ngowahi desain examppath direktori utawa jeneng saka standar sing ditampilake (alt_e25_f_0_example_design), telusuri menyang path anyar lan ketik ex desain anyarampjeneng direktori (ample_dir>).
11. Klik OK.

1.2.1. Desain Examplan Parameter
Tabel 2. Parameter ing ExampTab Desain Kab

Paramèter	Katrangan
Example Desain	Kasedhiya example designs kanggo setelan parameter IP. Mung saluran siji example desain didhukung kanggo IP iki.
Example Desain Files	Ing files kanggo generate kanggo phase pembangunan beda. • Simulasi-ngasilake perlu files kanggo simulating Exampngrancang. • Sintesis-ngasilake sintesis files. Gunakake iki files kanggo ngumpulake desain ing piranti lunak Intel Quartus Prime Pro Edition kanggo testing hardware lan nindakake analisis wektu statis.
Ngasilake File Format	Format RTL files kanggo simulasi-Verilog.
Pilih Papan	Didhukung hardware kanggo implementasine desain. Nalika sampeyan milih papan pangembangan Intel FPGA, gunakake piranti AGIB027R31B1E2VRO minangka Piranti Target kanggo desain exampgenerasi le. Agilex I-seri Transceiver-SoC Dev Kit: Opsi iki ngidini sampeyan nyoba ex desainample ing kit pangembangan Intel FPGA IP sing dipilih. Opsi iki kanthi otomatis milih Piranti Target AGIB027R31B1E2VRO. Yen revisi Papan wis kelas piranti beda, sampeyan bisa ngganti piranti target. ora ana: Pilihan iki ora kalebu aspèk hardware kanggo ex desainample.

1.3. Ngasilake Tile Files

Generasi Dhukungan-Logika minangka langkah pra-sintesis sing digunakake kanggo ngasilake sing gegandhengan karo kothak files dibutuhake kanggo simulasi lan desain hardware. Generasi kothak dibutuhake kanggo kabeh
simulasi desain adhedhasar F-kothak. Sampeyan kudu ngrampungake langkah iki sadurunge simulasi.

1. Ing command prompt, navigasi menyang folder compilation_test_design ing mantan sampeyanampdesain: cd /compilation_test_design.
2. Jalanake printah ing ngisor iki: quartus_tlg alt_eth_25g

1.4. Simulasi F-tile 25G Ethernet Intel FPGA IP Design 
Examping Testbench
Sampeyan bisa ngumpulake lan simulasi desain kanthi mbukak script simulasi saka command prompt.

1. Ing command prompt, ganti direktori kerja simulasi testbench: cdample_dir>/ex_25g/sim.
2. Jalanake simulasi persiyapan IP: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabel 3. Langkah kanggo simulasi Testbench

Simulator	instruksi
VCS*	Ing baris printah, ketik sh run_vcs.sh
QuestaSim*	Ing baris printah, ketik vsim -do run_vsim.do -logfile vsim.log Yen luwih seneng simulasi tanpa nggawa GUI QuestaSim, ketik vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	Ing baris printah, ketik sh run_xcelium.sh

Simulasi sing sukses dipungkasi kanthi pesen ing ngisor iki:
Simulasi Lulus. utawa Testbench lengkap.
Sawise kasil rampung, sampeyan bisa nganalisa asil.
1.5. Kompilasi lan Konfigurasi Desain Examping Hardware
25G Ethernet Intel FPGA IP inti editor parameter ngijini sampeyan kanggo ngumpulake lan ngatur ex desainample ing kit pangembangan target.

Kanggo ngumpulake lan ngatur desain examping hardware, tindakake langkah iki:

1. Bukak piranti lunak Intel Quartus Prime Pro Edition banjur pilih Processing ➤ Start Compilation kanggo ngumpulake desain.
2. Sawise sampeyan generate obyek SRAM file .sof, tindakake langkah iki kanggo program desain hardware examping piranti Intel Agilex:
   a. Pada menu Tools, klik Programmer.
   b. Pada Programmer, klik Hardware Setup.
   c. Pilih piranti pemrograman.
   d. Pilih lan tambahake papan Intel Agilex menyang sesi Intel Quartus Prime Pro Edition.
   e. Priksa manawa Mode disetel menyang JTAG.
   f. Pilih piranti Intel Agilex banjur klik Tambah Piranti. Programmer nampilake
   diagram blok sambungan antarane piranti ing papan sampeyan.
   g. Ing baris karo .sof Panjenengan, mriksa kothak kanggo .sof.
   h. Centhang kothak ing kolom Program / Konfigurasi.
   i. Klik Mulai.

1.6. Nguji F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Sawise sampeyan ngumpulake F-kothak 25G Ethernet Intel FPGA IP inti desain example lan ngatur ing piranti Intel Agilex, sampeyan bisa nggunakake System Console kanggo program inti IP.
Kanggo nguripake System Console lan nyoba desain hardware example, tindakake langkah iki:

1. Ing piranti lunak Intel Quartus Prime Pro Edition, pilih Tools ➤ System
   Debugging Tools ➤ System Console kanggo miwiti konsol sistem.
2. Ing panel Tcl Console, ketik cd hwtest kanggo ngganti direktori menyang / hardware_test_design/hwtest.
3. Ketik sumber main.tcl kanggo mbukak sambungan menyang file JTAG master.

Tindakake prosedur test ing bagean Hardware Testing saka desain example lan mirsani asil test ing System Console.

F-tile 25G Desain Ethernet Example kanggo Piranti Intel Agilex

Desain F-tile 25G Ethernet example nduduhake solusi Ethernet kanggo piranti Intel Agilex nggunakake inti 25G Ethernet Intel FPGA IP.
Nggawe desain example saka Examptab Desain saka 25G Ethernet Intel FPGA IP editor parameter. Sampeyan uga bisa milih nggawe desain nganggo utawa tanpa
fitur Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Fitur

• Ndhukung saluran Ethernet tunggal sing beroperasi ing 25G.
• Ngasilake desain example karo fitur RS-FEC.
• Nyedhiyakake testbench lan script simulasi.
• Instantiates Referensi F-Tile lan Sistem PLL Jam Intel FPGA IP adhedhasar konfigurasi IP.

2.2. Persyaratan Hardware lan Piranti Lunak
Intel nggunakake hardware lan piranti lunak ing ngisor iki kanggo nyoba ex desainamping sistem Linux:

• Piranti lunak Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS, lan simulator Cadence Xcelium.
• Intel Agilex I-seri Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) kanggo testing hardware.

2.3. Katrangan Fungsional
Desain F-tile 25G Ethernet example kasusun saka MAC + PCS + varian inti PMA. Diagram blok ing ngisor iki nuduhake komponen desain lan sinyal tingkat paling dhuwur saka varian inti MAC+PCS+PMA ing desain F-tile 25G Ethernet example.
Gambar 5. Diagram Blok—F-tile 25G Desain Ethernet Example (Varian Inti MAC+PCS+PMA)

2.3.1. Komponen Desain
Tabel 4. Komponen Desain

Komponen	Katrangan
F-tile 25G Ethernet Intel FPGA IP	Kasedhiya saka MAC, PCS, lan Transceiver PHY, kanthi konfigurasi ing ngisor iki: • Varian inti: MAC+PCS+PMA • Aktifake kontrol aliran: Opsional • Aktifake generasi fault link: Opsional • Aktifake passthrough preamble: Opsional • Aktifake koleksi statistik: Opsional • Aktifake counter statistik MAC: Opsional • Frekuensi jam referensi: 156.25 Kanggo desain exampKanthi fitur RS-FEC, parameter tambahan ing ngisor iki dikonfigurasi: • Aktifake RS-FEC: Opsional
Referensi F-Tile lan Jam PLL Sistem Intel FPGA IP	Referensi F-Tile lan Jam PLL Sistem Intel FPGA IP setelan editor parameter selaras karo syarat saka F-tile 25G Ethernet Intel FPGA IP. Yen sampeyan nggawe desain example nganggo Generate Example Desain tombol ing editor parameter IP, IP instantiates otomatis. Yen sampeyan nggawe desain dhewe exampNanging, sampeyan kudu kanthi manual instantiate IP iki lan nyambung kabeh I / bandar O. Kanggo informasi babagan IP iki, waca Arsitektur F-Tile lan PMA lan FEC Direct PHY IP Pandhuan Pangguna.
Logika klien	kasusun saka: • generator Lintas, kang ngasilake paket bledosan kanggo 25G Ethernet Intel FPGA IP inti kanggo transmisi. • Monitor lalu lintas, sing ngawasi paket bledosan sing teka saka inti 25G Ethernet Intel FPGA IP.
Sumber lan Probe	Sinyal sumber lan probe, kalebu sinyal input reset sistem, sing bisa digunakake kanggo debugging.

Informasi sing gegandhengan
Arsitektur F-Tile lan PMA lan FEC Direct PHY IP Pandhuan Pangguna

Simulasi

Testbench ngirim lalu lintas liwat inti IP, olahraga sisih ngirim lan nampa sisih inti IP.
2.4.1. Testbench
Figure 6. Blok Diagram saka F-tile 25G Ethernet Intel FPGA IP Design Example Simulasi Testbench

Tabel 5. Komponen Testbench

Komponen	Katrangan
Piranti sing dites (DUT)	25G Ethernet Intel FPGA IP inti.
Generator Paket Ethernet lan Monitor Paket	• generator Paket ngasilake pigura lan ngirim menyang DUT. • Paket Monitor ngawasi TX lan RX datapaths lan nampilake pigura ing console simulator.
Referensi F-Tile lan Jam PLL Sistem Intel FPGA IP	Ngasilake transceiver lan sistem PLL jam referensi.

2.4.2. Desain Simulasi Example Komponen
Tabel 6. F-kothak 25G Ethernet Design Examping Testbench File Katrangan

File jeneng	Katrangan
Testbench lan Simulasi Files
dhasar_avl_tb_top.v	Testbench tingkat paling dhuwur file. Testbench instantiate DUT, nindakake konfigurasi Avalon® memori-dipetake ing komponen desain lan logika klien, lan ngirim lan nampa paket menyang utawa saka 25G Ethernet Intel FPGA IP.
Testbench Scripts
terus…

File jeneng	Katrangan
run_vsim.do	Skrip ModelSim kanggo mbukak testbench.
run_vcs.sh	Skrip Synopsys VCS kanggo mbukak testbench.
run_xcelium.sh	Skrip Cadence Xcelium kanggo mbukak testbench.

2.4.3. Test Case
Kasus uji simulasi nindakake tumindak ing ngisor iki:

1. Instantiates F-tile 25G Ethernet Intel FPGA IP lan Referensi F-Tile lan Sistem PLL Jam Intel FPGA IP.
2. Ngenteni jam RX lan sinyal status PHY rampung.
3. Nyetak status PHY.
4. Ngirim lan nampa 10 data bener.
5. Nganalisa asil. Testbench sukses nampilake "Testbench rampung.".

Ing ngisor iki sampOutput kasebut nggambarake uji coba simulasi sing sukses:

Kompilasi

Tindakake prosedur ing Kompilasi lan Konfigurasi Desain Example ing Hardware kanggo ngumpulake lan ngatur ex desainample ing hardware sing dipilih.
Sampeyan bisa ngira panggunaan sumber daya lan Fmax nggunakake desain mung kompilasiample. Sampeyan bisa ngumpulake desain nggunakake printah Start Compilation ing
Menu pangolahan ing piranti lunak Intel Quartus Prime Pro Edition. Kompilasi sing sukses ngasilake ringkesan laporan kompilasi.
Kanggo informasi luwih lengkap, waca Kompilasi Desain ing Pandhuan Pangguna Intel Quartus Prime Pro Edition.
Informasi sing gegandhengan

• Kompilasi lan Konfigurasi Desain Examping Hardware ing kaca 7
• Kompilasi Desain Ing Pandhuan Pangguna Intel Quartus Prime Pro Edition

2.6. Pengujian Hardware
Ing desain hardware example, sampeyan bisa program inti IP ing mode loopback serial internal lan generate lalu lintas ing sisih ngirim sing puteran bali liwat sisih nampa.
Tindakake prosedur ing link informasi sing kasedhiya kanggo nyoba ex desainample ing hardware sing dipilih.
Informasi sing gegandhengan
Nguji F-tile 25G Ethernet Intel FPGA IP Hardware Design Example ing kaca 8
2.6.1. Prosedur Tes
Tindakake langkah iki kanggo nyoba ex desainamping hardware:

1. Sadurunge mbukak testing hardware kanggo ex desain ikiample, sampeyan kudu ngreset sistem:
   a. Klik Tools ➤ In-System Sources & Probes Editor tool kanggo Sumber default lan GUI Probe.
   b. Toggle sinyal reset sistem (Sumber [3: 0]) saka 7 kanggo 8 kanggo aplikasi reset lan bali sinyal reset sistem bali menyang 7 kanggo nerbitaké sistem saka negara reset.
   c. Ngawasi sinyal Probe lan priksa manawa status kasebut sah.
2. Ing konsol sistem, navigasi menyang folder hwtest lan jalanake printah: source main.tcl kanggo milih file JTAG master. Kanthi gawan, JTAG master ing JTAG chain dipilih. Kanggo milih JTAG master kanggo piranti Intel Agilex, mbukak printah iki: set_jtag <number of appropriate JTAG master>. Example: set_jtag 1.
3. Jalanake printah ing ngisor iki ing konsol sistem kanggo miwiti tes loopback serial:

Tabel 7. Paramèter printah

Paramèter	Katrangan	Example Panggunaan
chkphy_status	Nampilake frekuensi jam lan status kunci PHY.	% chkphy_status 0 # Priksa status link 0
chkmac_stats	Nampilake nilai ing counters statistik MAC.	% chkmac_stats 0 # Priksa counter statistik mac link 0
clear_all_stats	Mbusak counter statistik inti IP.	% clear_all_stats 0 # Mbusak penghitung statistik link 0
wiwitan_gen	Miwiti generator paket.	% start_gen 0 # Mulai nggawe paket ing link 0
stop_gen	Mungkasi generator paket.	% stop_gen 0 # Stop produksi paket ing link 0
loop_on	Nguripake loopback serial internal.	% loop_on 0 # Aktifake loopback internal ing link 0
loop_off	Pateni loopback serial internal.	% loop_off 0 # Pateni loopback internal ing link 0
reg_maca	Ngasilake nilai ndhaftar inti IP ing .	% reg_read 0x402 # Waca IP CSR register ing alamat 402 saka link 0
reg_write	Nulis menyang ndhaftar inti IP ing alamat .	% reg_write 0x401 0x1 # Tulis 0x1 menyang IP CSR scratch register ing alamat 401 saka link 0

a. Ketik loop_on kanggo nguripake mode loopback serial internal.
b. Ketik chkphy_status kanggo mriksa status PHY. Status TXCLK, RXCLK, lan RX kudu nduweni nilai sing padha ing ngisor iki kanggo link sing stabil:

c. Ketik clear_all_stats kanggo mbusak TX lan RX statistik ndhaftar.
d. Ketik start_gen kanggo miwiti nggawe paket.
e. Ketik stop_gen kanggo mungkasi generasi paket.
f. Ketik chkmac_stats kanggo maca TX lan RX statistik counters. Priksa manawa:
i. Bingkai paket sing dikirim cocog karo bingkai paket sing ditampa.
ii. Ora pigura kesalahan ditampa.
g. Ketik loop_off kanggo mateni loopback serial internal.
Gambar 7. Sample Test Output-TX lan RX Statistik Counters

Riwayat Revisi Dokumen kanggo F-tile 25G Ethernet FPGA IP Design Example Pandhuan pangguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Owah-owahan
2022.10.14	22.3	1.0.0	Rilis wiwitan.

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.
ISO
9001:2015
Kadhaftar

Versi Online
Kirimi Umpan Balik
Nomer Kode : 750200
Versi: 2022.10.14

Dokumen / Sumber Daya

intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Pandhuan pangguna F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, Desain IP Examplan, 750200

Referensi

• Manual pangguna