ایف پی جی اے آئی پی
ڈیزائن سابقampلی یوزر گائیڈ
F-Tile 25G Ethernet Intel®
Intel® Quartus® کے لیے اپ ڈیٹ کیا گیا۔
پرائم ڈیزائن سویٹ: 22.3
IP ورژن: 1.0.0

کوئیک اسٹارٹ گائیڈ

Intel Agilex™ ڈیوائسز کے لیے F-tile 25G Ethernet Intel FPGA IP ڈیزائن سابقہ ​​تخلیق کرنے کی صلاحیت فراہم کرتا ہے۔amples منتخب کنفیگریشنز کے لیے۔
شکل 1. ڈیزائن Exampلی استعمال

ڈائرکٹری کا ڈھانچہ

شکل 2. 25G ایتھرنیٹ انٹیل ایف پی جی اے آئی پی ڈیزائن سابقampلی ڈائرکٹری کی ساخت

• تخروپن files (صرف تخروپن کے لیے ٹیسٹ بینچ) میں واقع ہیں۔ample_dir>/example_testbench
• تالیف صرف ڈیزائن سابقample میں واقع ہےample_dir>/ compilation_test_design.
• ہارڈ ویئر کی ترتیب اور ٹیسٹ files (ڈیزائن سابقampہارڈویئر میں لی) میں واقع ہیں۔ample_dir>/hardware_test_design۔

جدول 1۔ ڈائریکٹری اور File تفصیل

File نام	تفصیل
eth_ex_25g.qpf	Intel Quartus® Prime پروجیکٹ file.
eth_ex_25g.qsf	انٹیل کوارٹس پرائم پروجیکٹ کی ترتیبات file.
eth_ex_25g.sdc	Synopsys ڈیزائن کی پابندیاں file. آپ اسے کاپی اور ترمیم کرسکتے ہیں۔ file آپ کے اپنے 25GbE Intel FPGA IP کور ڈیزائن کے لیے۔
eth_ex_25g.v	ٹاپ لیول ویریلوگ ایچ ڈی ایل ڈیزائن سابقample file. سنگل چینل ڈیزائن Verilog استعمال کرتا ہے۔ file.
عام/	ہارڈ ویئر ڈیزائن سابقampلی حمایت files.
hwtest/main.tcl	مین file سسٹم کنسول تک رسائی کے لیے۔

ڈیزائن تیار کرنا Example

تصویر 4۔ Exampایف ٹائل 25 جی ایتھرنیٹ انٹیل ایف پی جی اے آئی پی پیرامیٹر ایڈیٹر میں لی ڈیزائن ٹیب

ہارڈ ویئر ڈیزائن سابق پیدا کرنے کے لیے ان اقدامات پر عمل کریں۔ampلی اور ٹیسٹ بینچ:

1. انٹیل کوارٹس پرائم پرو ایڈیشن میں، کلک کریں۔ File ➤ نیا کوارٹس پرائم پروجیکٹ بنانے کے لیے نیا پروجیکٹ وزرڈ، یا File ➤ موجودہ کوارٹس پرائم پروجیکٹ کو کھولنے کے لیے پروجیکٹ کھولیں۔ وزرڈ آپ کو ایک آلہ بتانے کا اشارہ کرتا ہے۔
2. IP کیٹلاگ میں، Agilex کے لیے 25G Ethernet Intel FPGA IP تلاش کریں اور منتخب کریں۔ نئی آئی پی ویری ایشن ونڈو ظاہر ہوتی ہے۔
3. اپنے IP تغیرات کے لیے ایک اعلیٰ سطحی نام کی وضاحت کریں اور ٹھیک پر کلک کریں۔ پیرامیٹر ایڈیٹر ٹاپ لیول .ip شامل کرتا ہے۔ file موجودہ منصوبے پر خود بخود۔ اگر آپ کو دستی طور پر .ip شامل کرنے کا کہا جائے۔ file پروجیکٹ میں، پروجیکٹ ➤ شامل کریں/ ہٹائیں پر کلک کریں۔ Fileشامل کرنے کے لیے پروجیکٹ میں s file.
4. Intel Quartus Prime Pro Edition سافٹ ویئر میں، آپ کو ڈیوائس فیلڈ میں ایک مخصوص Intel Agilex ڈیوائس کا انتخاب کرنا چاہیے، یا Intel Quartus Prime سافٹ ویئر کی تجویز کردہ ڈیفالٹ ڈیوائس کو رکھنا چاہیے۔
   نوٹ: ہارڈ ویئر ڈیزائن سابقample ٹارگٹ بورڈ پر ڈیوائس کے ساتھ انتخاب کو اوور رائٹ کرتا ہے۔ آپ ڈیزائن سابق کے مینو سے ٹارگٹ بورڈ کی وضاحت کرتے ہیں۔ampسابق میں اختیاراتampلی ڈیزائن ٹیب۔
5. ٹھیک ہے پر کلک کریں۔ پیرامیٹر ایڈیٹر ظاہر ہوتا ہے۔
6. IP ٹیب پر، اپنے IP بنیادی تغیرات کے لیے پیرامیٹرز کی وضاحت کریں۔
7. سابق پرampلی ڈیزائن ٹیب، سابق کے لیےampلی ڈیزائن Files، ٹیسٹ بینچ بنانے کے لیے سمولیشن آپشن کو منتخب کریں، اور ہارڈ ویئر ڈیزائن بنانے کے لیے Synthesis آپشن کو منتخب کریں۔ample صرف ویریلوگ ایچ ڈی ایل files پیدا ہوتے ہیں۔
   نوٹ: ایک فنکشنل VHDL IP کور دستیاب نہیں ہے۔ اپنے آئی پی کور ڈیزائن کے لیے صرف ویریلوگ ایچ ڈی ایل کی وضاحت کریں۔ample
8. ٹارگٹ ڈیولپمنٹ کٹ کے لیے، Agilex I-series Transceiver-SoC Dev Kit منتخب کریں۔
9. جنریٹ ایکس پر کلک کریں۔ampلی ڈیزائن بٹن۔ منتخب کریں سابقampلی ڈیزائن ڈائرکٹری ونڈو ظاہر ہوتی ہے۔
10. اگر آپ ڈیزائن میں ترمیم کرنا چاہتے ہیں۔ample ڈائریکٹری کا راستہ یا پہلے سے ظاہر کردہ نام سے (alt_e25_f_0_example_design)، نئے راستے پر براؤز کریں اور نئے ڈیزائن کو ٹائپ کریں۔ample ڈائریکٹری کا نام (ample_dir>)۔
11. ٹھیک ہے پر کلک کریں۔

1.2.1. ڈیزائن سابقampپیرامیٹرز
ٹیبل 2۔ سابق میں پیرامیٹرزampلی ڈیزائن ٹیب

پیرامیٹر	تفصیل
Exampلی ڈیزائن	دستیاب سابقampIP پیرامیٹر کی ترتیبات کے لئے ڈیزائن کرتا ہے۔ صرف سنگل چینل سابقampاس آئی پی کے لیے لی ڈیزائن سپورٹ کیا گیا ہے۔
Exampلی ڈیزائن Files	دی fileمختلف ترقی کے مرحلے کے لیے پیدا کرنا۔ • تخروپن—ضروری پیدا کرتا ہے۔ files سابق کی نقل کرنے کے لیےampلی ڈیزائن. • ترکیب - ترکیب پیدا کرتا ہے۔ files ان کو استعمال کریں۔ fileہارڈ ویئر ٹیسٹنگ کے لیے Intel Quartus Prime Pro Edition سافٹ ویئر میں ڈیزائن کو مرتب کرنا اور سٹیٹک ٹائمنگ تجزیہ کرنا۔
پیدا کریں۔ File فارمیٹ	RTL کی شکل files تخروپن کے لیے — ویریلوگ۔
بورڈ منتخب کریں۔	ڈیزائن کے نفاذ کے لیے معاون ہارڈ ویئر۔ جب آپ Intel FPGA ڈویلپمنٹ بورڈ کا انتخاب کرتے ہیں، تو ڈیوائس AGIB027R31B1E2VRO کو بطور ٹارگٹ ڈیوائس استعمال کریںampنسل Agilex I-series Transceiver-SoC Dev Kit: یہ آپشن آپ کو ڈیزائن کی جانچ کرنے کی اجازت دیتا ہے۔ampمنتخب کردہ Intel FPGA IP ڈویلپمنٹ کٹ پر۔ یہ اختیار خود بخود AGIB027R31B1E2VRO کے ٹارگٹ ڈیوائس کو منتخب کرتا ہے۔ اگر آپ کے بورڈ کی نظرثانی میں ڈیوائس کا مختلف گریڈ ہے، تو آپ ٹارگٹ ڈیوائس کو تبدیل کر سکتے ہیں۔ کوئی نہیں: یہ اختیار ڈیزائن سابق کے لیے ہارڈ ویئر کے پہلوؤں کو خارج کرتا ہے۔ample

1.3 ٹائل پیدا کرنا Files

سپورٹ-لاجک جنریشن ایک پری سنتھیسس مرحلہ ہے جو ٹائل سے متعلق پیدا کرنے کے لیے استعمال ہوتا ہے۔ files تخروپن اور ہارڈویئر ڈیزائن کے لیے درکار ہے۔ ٹائل کی نسل سب کے لیے ضروری ہے۔
F-ٹائل پر مبنی ڈیزائن کے نقالی۔ آپ کو تخروپن سے پہلے یہ مرحلہ مکمل کرنا ہوگا۔

1. کمانڈ پرامپٹ پر، اپنے سابق میں compilation_test_design فولڈر پر جائیں۔ampلی ڈیزائن: سی ڈی /تالیف_ٹیسٹ_ڈیزائن۔
2. درج ذیل کمانڈ کو چلائیں: quartus_tlg alt_eth_25g

1.4 ایف ٹائل 25 جی ایتھرنیٹ انٹیل ایف پی جی اے آئی پی ڈیزائن کی تقلید 
Exampلی ٹیسٹ بینچ
آپ کمانڈ پرامپٹ سے نقلی اسکرپٹ چلا کر ڈیزائن کو مرتب اور نقل کر سکتے ہیں۔

1. کمانڈ پرامپٹ پر، ٹیسٹ بینچ کی نقلی ورکنگ ڈائرکٹری کو تبدیل کریں: cdample_dir>/ex_25g/sim
2. IP سیٹ اپ سمولیشن چلائیں:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

ٹیبل 3۔ ٹیسٹ بینچ کی تقلید کے لیے اقدامات

سمیلیٹر	ہدایات
VCS*	کمانڈ لائن میں، sh run_vcs.sh ٹائپ کریں۔
QuestaSim*	کمانڈ لائن میں ٹائپ کریں vsim -do run_vsim.do -logfile vsim.log اگر آپ QuestaSim GUI کو سامنے لائے بغیر نقل کرنا پسند کرتے ہیں تو ٹائپ کریں vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	کمانڈ لائن میں، sh run_xcelium.sh ٹائپ کریں۔

ایک کامیاب تخروپن مندرجہ ذیل پیغام کے ساتھ ختم ہوتا ہے:
سمولیشن پاس ہو گیا۔ یا ٹیسٹ بینچ مکمل۔
کامیاب تکمیل کے بعد، آپ نتائج کا تجزیہ کر سکتے ہیں۔
1.5 ڈیزائن کو مرتب کرنا اور ترتیب دینا Exampہارڈ ویئر میں le
25G ایتھرنیٹ انٹیل ایف پی جی اے آئی پی کور پیرامیٹر ایڈیٹر آپ کو ڈیزائن کو مرتب کرنے اور ترتیب دینے کی اجازت دیتا ہے۔ampٹارگٹ ڈیولپمنٹ کٹ پر۔

ایک ڈیزائن کو مرتب اور ترتیب دینے کے لیے سابقampہارڈ ویئر پر، ان اقدامات پر عمل کریں:

1. Intel Quartus Prime Pro Edition سافٹ ویئر لانچ کریں اور ڈیزائن کو مرتب کرنے کے لیے Processing ➤ Start Compilation کو منتخب کریں۔
2. SRAM آبجیکٹ بنانے کے بعد file .sof، ہارڈ ویئر ڈیزائن سابق کو پروگرام کرنے کے لیے ان اقدامات پر عمل کریں۔ampIntel Agilex ڈیوائس پر:
   a ٹولز مینو پر، پروگرامر پر کلک کریں۔
   ب پروگرامر میں، ہارڈ ویئر سیٹ اپ پر کلک کریں۔
   c ایک پروگرامنگ ڈیوائس منتخب کریں۔
   d اپنے Intel Quartus Prime Pro Edition سیشن میں Intel Agilex بورڈ کو منتخب کریں اور شامل کریں۔
   e یقینی بنائیں کہ موڈ J پر سیٹ ہے۔TAG.
   f Intel Agilex ڈیوائس کو منتخب کریں اور ڈیوائس شامل کریں پر کلک کریں۔ پروگرامر دکھاتا ہے۔
   آپ کے بورڈ پر موجود آلات کے درمیان رابطوں کا ایک بلاک ڈایاگرام۔
   جی اپنے .sof کے ساتھ قطار میں، .sof کے لیے باکس کو نشان زد کریں۔
   h پروگرام/کنفیگر کالم میں باکس کو چیک کریں۔
   میں. اسٹارٹ پر کلک کریں۔

1.6۔ F-tile 25G Ethernet Intel FPGA IP ہارڈ ویئر ڈیزائن کی جانچample
F-tile 25G Ethernet Intel FPGA IP کور ڈیزائن کو مرتب کرنے کے بعدample اور اسے اپنے Intel Agilex ڈیوائس پر ترتیب دیں، آپ IP کور کو پروگرام کرنے کے لیے سسٹم کنسول کا استعمال کر سکتے ہیں۔
سسٹم کنسول کو آن کرنے اور ہارڈ ویئر ڈیزائن کی جانچ کرنے کے لیے exampلی، ان اقدامات پر عمل کریں:

1. Intel Quartus Prime Pro Edition سافٹ ویئر میں، Tools ➤ System کو منتخب کریں۔
   ڈیبگنگ ٹولز ➤ سسٹم کنسول لانچ کرنے کے لیے سسٹم کنسول۔
2. Tcl کنسول پین میں، ڈائرکٹری کو / hardware_test_design/hwtest میں تبدیل کرنے کے لیے cd hwtest ٹائپ کریں۔
3. J سے کنکشن کھولنے کے لیے source main.tcl ٹائپ کریں۔TAG ماسٹر

ڈیزائن سابق کے ہارڈ ویئر ٹیسٹنگ سیکشن میں ٹیسٹ کے طریقہ کار پر عمل کریں۔ample اور سسٹم کنسول میں ٹیسٹ کے نتائج کا مشاہدہ کریں۔

F-tile 25G Ethernet Design Exampلی انٹیل ایجیلیکس ڈیوائسز کے لیے

F-tile 25G ایتھرنیٹ ڈیزائن سابقample 25G Ethernet Intel FPGA IP کور کا استعمال کرتے ہوئے Intel Agilex آلات کے لیے ایک ایتھرنیٹ حل کا مظاہرہ کرتا ہے۔
ڈیزائن سابق پیدا کریںampسابق سے leamp25G ایتھرنیٹ انٹیل ایف پی جی اے آئی پی پیرامیٹر ایڈیٹر کا ڈیزائن ٹیب۔ آپ اس کے ساتھ یا بغیر ڈیزائن بنانے کا انتخاب بھی کر سکتے ہیں۔
Reed-Solomon Forward Error Correction (RS-FEC) کی خصوصیت۔
2.1 خصوصیات

• 25G پر کام کرنے والے سنگل ایتھرنیٹ چینل کو سپورٹ کرتا ہے۔
• ڈیزائن سابق پیدا کرتا ہےampRS-FEC خصوصیت کے ساتھ۔
• ٹیسٹ بینچ اور نقلی اسکرپٹ فراہم کرتا ہے۔
• آئی پی کنفیگریشن کی بنیاد پر F-ٹائل حوالہ اور سسٹم PLL گھڑیوں Intel FPGA IP کو فوری کرتا ہے۔

2.2 ہارڈ ویئر اور سافٹ ویئر کی ضروریات
انٹیل مندرجہ ذیل ہارڈ ویئر اور سافٹ ویئر کو ڈیزائن کی جانچ کے لیے استعمال کرتا ہے۔ampلینکس سسٹم میں:

• انٹیل کوارٹس پرائم پرو ایڈیشن سافٹ ویئر۔
• سیمنز* EDA QuestaSim، Synopsys* VCS، اور Cadence Xcelium simulator۔
• ہارڈ ویئر کی جانچ کے لیے Intel Agilex I-series Transceiver-SoC ڈویلپمنٹ کٹ (AGIB027R31B1E2VRO)۔

2.3. فنکشنل تفصیل
F-tile 25G ایتھرنیٹ ڈیزائن سابقample MAC+PCS+PMA کور ویرینٹ پر مشتمل ہے۔ مندرجہ ذیل بلاک ڈایاگرامز F-tile 25G ایتھرنیٹ ڈیزائن میں MAC+PCS+PMA کور ویرینٹ کے ڈیزائن کے اجزاء اور ٹاپ لیول سگنلز دکھاتے ہیں۔ample
تصویر 5. بلاک ڈایاگرام—F-ٹائل 25G ایتھرنیٹ ڈیزائن Example (MAC+PCS+PMA کور ویریئنٹ)

2.3.1 ڈیزائن کے اجزاء
ٹیبل 4۔ ڈیزائن کے اجزاء

جزو	تفصیل
F-tile 25G Ethernet Intel FPGA IP	مندرجہ ذیل ترتیب کے ساتھ، MAC، PCS، اور ٹرانسیور PHY پر مشتمل ہے: • کور ویرینٹ: MAC+PCS+PMA • بہاؤ کنٹرول کو فعال کریں۔: اختیاری • لنک فالٹ جنریشن کو فعال کریں۔: اختیاری • تمہید پاس تھرو کو فعال کریں۔: اختیاری • اعداد و شمار جمع کرنے کو فعال کریں۔: اختیاری • MAC شماریات کاؤنٹرز کو فعال کریں۔: اختیاری • حوالہ گھڑی کی تعدد: 156.25 ڈیزائن کے لئے سابقampRS-FEC خصوصیت کے ساتھ، درج ذیل اضافی پیرامیٹر کو ترتیب دیا گیا ہے: • RS-FEC کو فعال کریں۔: اختیاری
F-Tile Reference and System PLL گھڑیاں Intel FPGA IP	F-Tile Reference and System PLL Clocks Intel FPGA IP پیرامیٹر ایڈیٹر سیٹنگ F-tile 25G Ethernet Intel FPGA IP کے تقاضوں کے مطابق ہے۔ اگر آپ ڈیزائن سابقہ ​​تیار کرتے ہیں۔ample کا استعمال کرتے ہوئے سابق پیدا کریں۔ampلی ڈیزائن IP پیرامیٹر ایڈیٹر میں بٹن، IP خود بخود فوری ہو جاتا ہے۔ اگر آپ اپنا ڈیزائن خود بناتے ہیں۔ampلہذا، آپ کو اس IP کو دستی طور پر انسٹینٹیٹ کرنا ہوگا اور تمام I/O پورٹس کو جوڑنا ہوگا۔ اس آئی پی کے بارے میں معلومات کے لیے، رجوع کریں۔ ایف ٹائل آرکیٹیکچر اور پی ایم اے اور ایف ای سی ڈائریکٹ پی ایچ وائی آئی پی یوزر گائیڈ.
کلائنٹ کی منطق	پر مشتمل ہے: • ٹریفک جنریٹر، جو ٹرانسمیشن کے لیے 25G Ethernet Intel FPGA IP کور پر برسٹ پیکٹ تیار کرتا ہے۔ • ٹریفک مانیٹر، جو 25G Ethernet Intel FPGA IP کور سے آنے والے برسٹ پیکٹوں کی نگرانی کرتا ہے۔
ماخذ اور تحقیقات	سورس اور پروب سگنلز، بشمول سسٹم ری سیٹ ان پٹ سگنل، جسے آپ ڈیبگنگ کے لیے استعمال کر سکتے ہیں۔

متعلقہ معلومات
ایف ٹائل آرکیٹیکچر اور پی ایم اے اور ایف ای سی ڈائریکٹ پی ایچ وائی آئی پی یوزر گائیڈ

تخروپن

ٹیسٹ بینچ آئی پی کور کے ذریعے ٹریفک بھیجتا ہے، آئی پی کور کے ٹرانسمٹ سائیڈ اور ریسیو سائیڈ کو استعمال کرتا ہے۔
2.4.1 ٹیسٹ بینچ
شکل 6. F-ٹائل 25G ایتھرنیٹ انٹیل FPGA IP ڈیزائن سابق کا بلاک ڈایاگرامampلی سمولیشن ٹیسٹ بینچ

ٹیبل 5. ٹیسٹ بینچ کے اجزاء

جزو	تفصیل
ڈیوائس انڈر ٹیسٹ (DUT)	25G ایتھرنیٹ انٹیل ایف پی جی اے آئی پی کور۔
ایتھرنیٹ پیکٹ جنریٹر اور پیکٹ مانیٹر	• پیکٹ جنریٹر فریم بناتا ہے اور DUT میں منتقل کرتا ہے۔ • پیکٹ مانیٹر TX اور RX ڈیٹا پاتھ کی نگرانی کرتا ہے اور سمیلیٹر کنسول میں فریموں کو دکھاتا ہے۔
F-Tile Reference and System PLL گھڑیاں Intel FPGA IP	ٹرانسیور اور سسٹم PLL حوالہ گھڑیاں تیار کرتا ہے۔

2.4.2 تخروپن ڈیزائن Exampلی اجزاء
ٹیبل 6. ایف ٹائل 25 جی ایتھرنیٹ ڈیزائن سابقampلی ٹیسٹ بینچ File تفصیل

File نام	تفصیل
ٹیسٹ بینچ اور تخروپن Files
بنیادی_avl_tb_top.v	ٹاپ لیول ٹیسٹ بینچ file. ٹیسٹ بینچ DUT کو انسٹیٹیوٹ کرتا ہے، ڈیزائن کے اجزاء اور کلائنٹ لاجک پر Avalon® میموری میپڈ کنفیگریشن کرتا ہے، اور 25G Ethernet Intel FPGA IP کو یا اس سے پیکٹ بھیجتا اور وصول کرتا ہے۔
ٹیسٹ بینچ اسکرپٹس
جاری…

File نام	تفصیل
run_vsim.do	ٹیسٹ بینچ چلانے کے لیے ماڈل سم اسکرپٹ۔
run_vcs.sh	ٹیسٹ بینچ چلانے کے لیے Synopsys VCS اسکرپٹ۔
run_xcelium.sh	ٹیسٹ بینچ چلانے کے لیے Cadence Xcelium اسکرپٹ۔

2.4.3 ٹیسٹ کیس
نقلی ٹیسٹ کیس درج ذیل اعمال انجام دیتا ہے:

1. F-tile 25G Ethernet Intel FPGA IP اور F-Tile حوالہ اور سسٹم PLL گھڑیوں کو Intel FPGA IP کو فوری بناتا ہے۔
2. RX گھڑی اور PHY اسٹیٹس سگنل کے طے ہونے کا انتظار کر رہا ہے۔
3. PHY اسٹیٹس پرنٹ کرتا ہے۔
4. 10 درست ڈیٹا بھیجتا اور وصول کرتا ہے۔
5. نتائج کا تجزیہ کرتا ہے۔ کامیاب ٹیسٹ بینچ "ٹیسٹ بینچ مکمل" دکھاتا ہے۔

مندرجہ ذیل ایسampلی آؤٹ پٹ ایک کامیاب نقلی ٹیسٹ رن کی وضاحت کرتا ہے:

تالیف

ڈیزائن Ex مرتب کرنے اور ترتیب دینے میں طریقہ کار پر عمل کریں۔ampہارڈ ویئر میں le ڈیزائن کو مرتب اور ترتیب دینے کے لیے exampمنتخب ہارڈ ویئر میں le.
آپ تالیف صرف ڈیزائن ex کا استعمال کرتے ہوئے وسائل کے استعمال اور Fmax کا اندازہ لگا سکتے ہیں۔ample آپ Start Compilation کمانڈ کا استعمال کرتے ہوئے اپنے ڈیزائن کو مرتب کر سکتے ہیں۔
انٹیل کوارٹس پرائم پرو ایڈیشن سافٹ ویئر میں پروسیسنگ مینو۔ ایک کامیاب تالیف تالیف کی رپورٹ کا خلاصہ تیار کرتی ہے۔
مزید معلومات کے لیے، Intel Quartus Prime Pro Edition یوزر گائیڈ میں ڈیزائن کمپلیشن سے رجوع کریں۔
متعلقہ معلومات

• ڈیزائن کو مرتب کرنا اور ترتیب دینا Exampہارڈ ویئر میں صفحہ 7 پر
• انٹیل کوارٹس پرائم پرو ایڈیشن یوزر گائیڈ میں ڈیزائن کمپلیشن

2.6۔ ہارڈ ویئر ٹیسٹنگ
ہارڈ ویئر ڈیزائن میں سابقampلی، آپ آئی پی کور کو اندرونی سیریل لوپ بیک موڈ میں پروگرام کر سکتے ہیں اور ٹرانسمٹ سائیڈ پر ٹریفک پیدا کر سکتے ہیں جو ریسیو سائیڈ سے واپس لوٹتا ہے۔
ڈیزائن سابق کو جانچنے کے لیے فراہم کردہ متعلقہ معلومات کے لنک پر طریقہ کار پر عمل کریں۔ampمنتخب ہارڈ ویئر میں le.
متعلقہ معلومات
F-tile 25G Ethernet Intel FPGA IP ہارڈ ویئر ڈیزائن کی جانچampصفحہ 8 پر
2.6.1۔ ٹیسٹ ٹیسٹ
ڈیزائن سابق کو جانچنے کے لیے ان اقدامات پر عمل کریں۔ampہارڈ ویئر میں:

1. اس سے پہلے کہ آپ اس ڈیزائن کے لیے ہارڈویئر ٹیسٹنگ چلائیں۔ampلہذا، آپ کو سسٹم کو دوبارہ ترتیب دینا ہوگا:
   a ٹولز پر کلک کریں ➤ پہلے سے طے شدہ سورس اور پروب GUI کے لیے سسٹم سورسز اور پروبس ایڈیٹر ٹول۔
   ب ری سیٹس کو لاگو کرنے کے لیے سسٹم ری سیٹ سگنل (ماخذ[3:0]) کو 7 سے 8 تک ٹوگل کریں اور سسٹم کو ری سیٹ حالت سے نکالنے کے لیے سسٹم ری سیٹ سگنل کو 7 پر واپس کریں۔
   c پروب سگنلز کی نگرانی کریں اور اس بات کو یقینی بنائیں کہ اسٹیٹس درست ہے۔
2. سسٹم کنسول میں، hwtest فولڈر پر جائیں اور کمانڈ چلائیں: source main.tcl J کو منتخب کرنے کے لیےTAG ماسٹر پہلے سے طے شدہ طور پر، پہلا JTAG جے پر ماسٹرTAG سلسلہ منتخب کیا جاتا ہے. جے کو منتخب کرنے کے لیےTAG Intel Agilex آلات کے لیے ماسٹر، یہ کمانڈ چلائیں: set_jtag <number of appropriate JTAG ماسٹر>. سابقample: set_jtag 1.
3. سیریل لوپ بیک ٹیسٹ شروع کرنے کے لیے سسٹم کنسول میں درج ذیل کمانڈز چلائیں:

ٹیبل 7۔ کمانڈ پیرامیٹرز

پیرامیٹر	تفصیل	Exampلی استعمال
chkphy_status	گھڑی کی تعدد اور PHY لاک کی حیثیت دکھاتا ہے۔	% chkphy_status 0 # لنک 0 کی حیثیت چیک کریں۔
chkmac_stats	MAC شماریات کاؤنٹرز میں اقدار کو ظاہر کرتا ہے۔	% chkmac_stats 0 # لنک 0 کے میک شماریات کاؤنٹر کو چیک کرتا ہے۔
صاف_تمام_اعداد و شمار	IP بنیادی شماریات کاؤنٹرز کو صاف کرتا ہے۔	% clear_all_stats 0 # لنک 0 کے شماریات کاؤنٹر کو صاف کرتا ہے۔
start_gen	پیکٹ جنریٹر شروع کرتا ہے۔	% start_gen 0 # لنک 0 پر پیکٹ جنریشن شروع کریں۔
stop_gen	پیکٹ جنریٹر کو روکتا ہے۔	% stop_gen 0 # لنک 0 پر پیکٹ جنریشن روکیں۔
loop_on	اندرونی سیریل لوپ بیک کو آن کرتا ہے۔	% loop_on 0 # لنک 0 پر اندرونی لوپ بیک آن کریں۔
loop_off	اندرونی سیریل لوپ بیک کو آف کرتا ہے۔	% loop_off 0 # لنک 0 پر اندرونی لوپ بیک کو آف کریں۔
reg_read	پر آئی پی کور رجسٹر ویلیو لوٹاتا ہے۔ .	% reg_read 0x402 # لنک 402 کے ایڈریس 0 پر IP CSR رجسٹر پڑھیں
reg_write	لکھتا ہے۔ ایڈریس پر آئی پی کور رجسٹر پر .	% reg_write 0x401 0x1 # لنک 0 کے ایڈریس 1 پر IP CSR سکریچ رجسٹر پر 401x0 لکھیں

a loop_on ٹائپ کریں۔ اندرونی سیریل لوپ بیک موڈ کو آن کرنے کے لیے۔
ب chkphy_status ٹائپ کریں۔ پی ایچ وائی کی حالت چیک کرنے کے لیے۔ TXCLK، RXCLK، اور RX اسٹیٹس کی وہی قدریں ہونی چاہئیں جو ایک مستحکم لنک کے لیے ذیل میں دکھائی گئی ہیں:

c clear_all_stats ٹائپ کریں۔ TX اور RX شماریات کے رجسٹروں کو صاف کرنے کے لیے۔
d start_gen ٹائپ کریں۔ پیکٹ کی پیداوار شروع کرنے کے لیے۔
e stop_gen ٹائپ کریں۔ پیکٹ کی پیداوار کو روکنے کے لئے.
f chkmac_stats ٹائپ کریں۔ TX اور RX شماریاتی کاؤنٹر پڑھنے کے لیے۔ اس کی تسلی کر لیں:
میں. منتقل شدہ پیکٹ کے فریم موصول شدہ پیکٹ کے فریموں سے ملتے ہیں۔
ii کوئی غلطی کے فریم موصول نہیں ہوئے ہیں۔
جی لوپ_آف ٹائپ کریں۔ اندرونی سیریل لوپ بیک کو بند کرنے کے لیے۔
تصویر 7۔ Sampلی ٹیسٹ آؤٹ پٹ—TX اور RX شماریاتی کاؤنٹرز

F-tile 25G Ethernet FPGA IP Design Ex کے لیے دستاویز پر نظر ثانی کی تاریخampلی یوزر گائیڈ

دستاویز کا ورژن	انٹیل کوارٹس پرائم ورژن	IP ورژن	تبدیلیاں
2022.10.14	22.3	1.0.0	ابتدائی رہائی۔

انٹیل کارپوریشن۔ جملہ حقوق محفوظ ہیں. Intel، Intel لوگو، اور Intel کے دیگر نشانات Intel Corporation یا اس کے ذیلی اداروں کے ٹریڈ مارک ہیں۔ Intel اپنی FPGA اور سیمی کنڈکٹر مصنوعات کی کارکردگی کو Intel کی معیاری وارنٹی کے مطابق موجودہ تصریحات کی ضمانت دیتا ہے، لیکن بغیر اطلاع کے کسی بھی وقت کسی بھی مصنوعات اور خدمات میں تبدیلیاں کرنے کا حق محفوظ رکھتا ہے۔ Intel یہاں بیان کردہ کسی بھی معلومات، پروڈکٹ، یا سروس کے اطلاق یا استعمال سے پیدا ہونے والی کوئی ذمہ داری یا ذمہ داری قبول نہیں کرتا ہے سوائے اس کے کہ Intel کی طرف سے تحریری طور پر واضح طور پر اتفاق کیا گیا ہو۔ انٹیل کے صارفین کو مشورہ دیا جاتا ہے کہ وہ کسی بھی شائع شدہ معلومات پر بھروسہ کرنے سے پہلے اور مصنوعات یا خدمات کے آرڈر دینے سے پہلے ڈیوائس کی تفصیلات کا تازہ ترین ورژن حاصل کریں۔ *دیگر ناموں اور برانڈز پر دوسروں کی ملکیت کے طور پر دعویٰ کیا جا سکتا ہے۔
آئی ایس او
9001:2015
رجسٹرڈ

آن لائن ورژن
تاثرات بھیجیں۔
ID: 750200
ورژن: 2022.10.14

دستاویزات / وسائل

انٹیل ایف ٹائل 25 جی ایتھرنیٹ ایف پی جی اے آئی پی ڈیزائن سابقample [پی ڈی ایف] یوزر گائیڈ F-Tile 25G ایتھرنیٹ FPGA IP ڈیزائن Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP ڈیزائن Exampلی، آئی پی ڈیزائن سابقampلی ، 750200۔

حوالہ جات

• صارف دستی