FPGA IP
ڊيزائن Exampلي يوزر گائيڊ
F-Tile 25G Ethernet Intel®
Intel® Quartus® لاءِ اپڊيٽ ڪيو ويو
پرائم ڊيزائن سوٽ: 22.3
IP ورزن: 1.0.0
تڪڙو شروع ھدايت
F-tile 25G Ethernet Intel FPGA IP Intel Agilex™ ڊوائيسز لاءِ مهيا ڪري ٿي ڊيزائن ٺاهڻ جي صلاحيتampچونڊيل ترتيبن لاءِ.
شڪل 1. ڊيزائن Exampاستعمال
ڊاريڪٽري جي جوڙجڪ
شڪل 2. 25G Ethernet Intel FPGA IP ڊيزائن Exampڊاريڪٽري جي جوڙجڪ
- تخليق files (صرف تخليق لاءِ ٽيسٽ بينچ) ۾ واقع آهنample_dir>/example_testbench.
- تالیف-صرف ڊيزائن example ۾ واقع آهيample_dir>/ compilation_test_design.
- هارڊويئر جي ترتيب ۽ ٽيسٽ files (ڊزائن example in هارڊويئر) ۾ واقع آهنample_dir>/hardware_test_design.
جدول 1. ڊاريڪٽري ۽ File وضاحتون
| File نالا | وصف |
| eth_ex_25g.qpf | Intel Quartus® Prime پروجيڪٽ file. |
| eth_ex_25g.qsf | Intel Quartus Prime پروجيڪٽ سيٽنگون file. |
| eth_ex_25g.sdc | Synopsys ڊيزائن جي پابنديون file. توھان ھن کي نقل ڪري سگھو ٿا ۽ تبديل ڪري سگھو ٿا file توهان جي پنهنجي 25GbE Intel FPGA IP ڪور ڊيزائن لاءِ. |
| eth_ex_25g.v | اعلي سطحي ويريلوگ HDL ڊيزائن اڳوڻيample file. سنگل چينل ڊيزائن استعمال ڪري ٿو Verilog file. |
| عام/ | هارڊويئر ڊيزائن exampجي حمايت files. |
| hwtest/main.tcl | مکيه file سسٽم ڪنسول تائين رسائي لاءِ. |
ڊيزائن ٺاهڻ Example
شڪل 4. Exampلي ڊيزائن ٽيب ۾ ايف ٽائل 25G Ethernet Intel FPGA IP پيٽرولر ايڊيٽر
انهن قدمن تي عمل ڪريو هارڊويئر ڊيزائن ٺاهڻ لاءِ اڳampلي ۽ ٽيسٽ بينچ:
- Intel Quartus Prime Pro Edition ۾، ڪلڪ ڪريو File ➤ نئون پروجيڪٽ مددگار هڪ نئون Quartus Prime پروجيڪٽ ٺاهڻ لاءِ، يا File ➤ اوپن پروجيڪٽ کي کولڻ لاءِ موجوده ڪوارٽس پرائم پروجيڪٽ. جادوگر توهان کي هڪ ڊوائيس بيان ڪرڻ لاء اشارو ڏئي ٿو.
- IP Catalog ۾، Agilex لاءِ 25G Ethernet Intel FPGA IP ڳوليو ۽ چونڊيو. نئين IP تبديلي ونڊو ظاهر ٿئي ٿي.
- توهان جي IP مختلف قسم لاء هڪ اعلي سطحي نالو بيان ڪريو ۽ ڪلڪ ڪريو ٺيڪ. پيرا ميٽر ايڊيٽر مٿين-سطح .ip شامل ڪري ٿو file موجوده پروجيڪٽ ڏانهن خودڪار طريقي سان. جيڪڏھن توھان کي دستي طور شامل ڪرڻ لاءِ چيو ويو آھي .ip file پروجيڪٽ ڏانهن، ڪلڪ ڪريو پروجيڪٽ ➤ شامل ڪريو/هٽايو Files شامل ڪرڻ لاءِ پروجيڪٽ ۾ file.
- Intel Quartus Prime Pro Edition سافٽ ويئر ۾، توھان کي لازمي طور تي ھڪڙي مخصوص Intel Agilex ڊيوائس کي منتخب ڪرڻ گھرجي، يا ڊفالٽ ڊيوائس کي رکو جيڪو Intel Quartus Prime سافٽ ويئر تجويز ڪري ٿو.
نوٽ: هارڊويئر ڊيزائن Example ھدف بورڊ تي ڊوائيس سان چونڊ کي ختم ڪري ٿو. توھان وضاحت ڪريو ھدف بورڊ جي مينيو مان ڊيزائن exampلي آپشنز ۾ Exampلي ڊيزائن ٽيب. - OK تي ڪلڪ ڪريو. پراميٽر ايڊيٽر ظاهر ٿئي ٿو.
- IP ٽئب تي، توهان جي IP بنيادي تبديلي لاءِ پيٽرول بيان ڪريو.
- تي Exampلي ڊيزائن ٽيب، مثال لاءِampلي ڊزائن Files، ٽيسٽ بينچ پيدا ڪرڻ لاءِ سموليشن آپشن چونڊيو، ۽ هارڊويئر ڊيزائن تيار ڪرڻ لاءِ سنٿيسس آپشن چونڊيوampلي. صرف Verilog HDL files ٺاهيل آهن.
نوٽ: هڪ فنڪشنل VHDL IP ڪور موجود ناهي. وضاحت ڪريو Verilog HDL صرف، توهان جي IP بنيادي ڊيزائن لاءِampلي. - ٽارگيٽ ڊولپمينٽ کٽ لاءِ، Agilex I-series Transceiver-SoC Dev Kit چونڊيو
- ڪلڪ ڪريو Generate Exampلي ڊيزائن بٽڻ. منتخب ڪريو Exampلي ڊيزائن ڊاريڪٽري ونڊو ظاهر ٿئي ٿي.
- جيڪڏھن توھان چاھيو ٿا ڊيزائن کي تبديل ڪريو example ڊاريڪٽري جو رستو يا نالو ڏيکاريل ڊفالٽ مان (alt_e25_f_0_example_design)، نئين رستي ڏانهن براؤز ڪريو ۽ نئين ڊيزائن کي ٽائپ ڪريو exampلي ڊاريڪٽري جو نالو (ample_dir>).
- OK تي ڪلڪ ڪريو.
1.2.1. ڊيزائن Exampپيرا ميٽرز
ٽيبل 2. پيرا ميٽرز ۾ Exampلي ڊيزائن ٽيب
| پيرا ميٽر | وصف |
| Exampلي ڊزائن | دستياب اڳوڻيampIP پيٽرولر سيٽنگون لاء ڊزائينز. صرف اڪيلو چينل Exampلي ڊيزائن هن IP لاءِ سپورٽ ڪئي آهي. |
| Exampلي ڊزائن Files | جي fileمختلف ترقي جي مرحلي لاء پيدا ڪرڻ لاء. • تخليق- ضروري ٺاهي ٿو files ex simulating لاءِampلي ڊيزائن. • Synthesis- synthesis پيدا ڪري ٿي fileايس. اهي استعمال ڪريو fileهارڊويئر ٽيسٽنگ لاءِ Intel Quartus Prime Pro Edition سافٽ ويئر ۾ ڊيزائن کي گڏ ڪرڻ ۽ مستحڪم ٽائيمنگ تجزيو انجام ڏيڻ. |
| پيدا ڪرڻ File فارميٽ | RTL جي شڪل files تخليق لاءِ - Verilog. |
| بورڊ چونڊيو | سپورٽ هارڊويئر ڊيزائن جي عمل لاءِ. جڏهن توهان هڪ Intel FPGA ڊولپمينٽ بورڊ چونڊيو ٿا، ڊيوائس AGIB027R31B1E2VRO استعمال ڪريو ٽارگيٽ ڊيوائس جي طور تي ڊزائينز لاءِ اڳampلي نسل. Agilex I-series Transceiver-SoC Dev Kit: هي اختيار توهان کي اجازت ڏئي ٿو ته ڊيزائن جي اڳوڻيampچونڊيل Intel FPGA IP ڊولپمينٽ کٽ تي. هي اختيار خودڪار طريقي سان AGIB027R31B1E2VRO جي ٽارگيٽ ڊيوائس کي چونڊيندو آهي. جيڪڏهن توهان جي بورڊ جي نظر ثاني ۾ مختلف ڊيوائس گريڊ آهي، ته توهان ٽارگيٽ ڊيوائس تبديل ڪري سگهو ٿا. ڪو به نه: هي اختيار خارج ڪري ٿو هارڊويئر جا حصا ڊزائن لاءِ اڳampلي. |
1.3. پيدا ٿيندڙ ٽائل Files
سپورٽ-لوجڪ جنريشن هڪ اڳ-ترڪيب وارو قدم آهي جيڪو ٽائل سان لاڳاپيل پيدا ڪرڻ لاءِ استعمال ڪيو ويندو آهي. fileسموليشن ۽ هارڊويئر ڊيزائن لاءِ گهربل آهي. ٽائل نسل سڀني لاء گهربل آهي
F-ٽائل تي ٻڌل ڊيزائن جي تخليق. توهان کي هن قدم کي تخليق ڪرڻ کان اڳ مڪمل ڪرڻ گهرجي.
- ڪمانڊ پرامپٽ تي، توهان جي اڳوڻي ۾ compilation_test_design فولڊر ڏانهن وڃوampلي ڊيزائن: سي ڊي /compilation_test_design.
- ھيٺ ڏنل حڪم ھلايو: quartus_tlg alt_eth_25g
1.4. F-Tile 25G Ethernet Intel FPGA IP ڊيزائن کي نقل ڪرڻ
Exampلي ٽيسٽ بينچ
توهان ڪمانڊ پرامپٽ مان نقلي اسڪرپٽ هلائڻ سان ڊزائن کي ترتيب ۽ نقل ڪري سگهو ٿا.
- ڪمانڊ پرامپٽ تي، ٽيسٽ بينچ سمائيليٽنگ ڊاريڪٽري کي تبديل ڪريو: سي ڊيample_dir>/ex_25g/sim.
- IP سيٽ اپ سموليشن کي هلايو: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
ٽيبل 3. ٽيسٽ بينچ کي ترتيب ڏيڻ لاء قدم
| سمائيٽر | هدايتون |
| VCS* | ڪمانڊ لائن ۾، ٽائپ ڪريو sh run_vcs.sh |
| QuestaSim* | ڪمانڊ لائن ۾، ٽائپ ڪريو vsim -do run_vsim.do -logfile vsim.log جيڪڏهن توهان QuestaSim GUI کي آڻڻ کان سواءِ تخليق ڪرڻ چاهيو ٿا، ٽائپ ڪريو vsim -c -do run_vsim.do -logfile vsim.log |
| Cadence-Xcelium* | ڪمانڊ لائن ۾، ٽائپ ڪريو sh run_xcelium.sh |
هڪ ڪامياب تخليق هيٺ ڏنل پيغام سان ختم ٿئي ٿو:
سموليشن پاس ڪيو ويو. يا ٽيسٽ بينچ مڪمل.
ڪامياب مڪمل ٿيڻ کان پوء، توهان نتيجن جو تجزيو ڪري سگهو ٿا.
1.5. ڊيزائن کي گڏ ڪرڻ ۽ ترتيب ڏيڻ Exampهارڊويئر ۾
25G Ethernet Intel FPGA IP ڪور پيٽرولر ايڊيٽر توهان کي ترتيب ڏيڻ ۽ ترتيب ڏيڻ جي اجازت ڏئي ٿو ڊزائين اڳampهڪ ٽارگيٽ ڊولپمينٽ کٽ تي.
ھڪڙي ڊيزائن کي گڏ ڪرڻ ۽ ترتيب ڏيڻ لاء اڳampهارڊويئر تي، انهن قدمن تي عمل ڪريو:
- لانچ ڪريو Intel Quartus Prime Pro Edition سافٽ ويئر ۽ چونڊيو پروسيسنگ ➤ ڊيزائن کي گڏ ڪرڻ لاءِ ڪمپليشن شروع ڪريو.
- توھان کان پوء ھڪڙو SRAM اعتراض ٺاھيو file .sof، هارڊويئر ڊيزائن کي پروگرام ڪرڻ لاءِ هنن قدمن تي عمل ڪريوampLe Intel Agilex ڊوائيس تي:
هڪ اوزار مينيو تي، پروگرامر تي ڪلڪ ڪريو.
ب. پروگرامر ۾، هارڊويئر سيٽ اپ تي ڪلڪ ڪريو.
ج. هڪ پروگرامنگ ڊوائيس چونڊيو.
ڊي. چونڊيو ۽ شامل ڪريو Intel Agilex بورڊ پنھنجي Intel Quartus Prime Pro Edition سيشن ۾.
e. پڪ ڪريو ته موڊ سيٽ ڪيو ويو آهي JTAG.
f. Intel Agilex ڊوائيس چونڊيو ۽ ڊيوائس شامل ڪريو تي ڪلڪ ڪريو. پروگرامر ڏيکاري ٿو
توهان جي بورڊ تي ڊوائيسز جي وچ ۾ ڪنيڪشن جو هڪ بلاڪ ڊراگرام.
جي. توهان جي .sof سان قطار ۾، .sof لاء باڪس چيڪ ڪريو.
ايڇ. پروگرام/ڪانفيگر ڪالمن ۾ دٻي کي چيڪ ڪريو.
i. ڪلڪ ڪريو شروع.
1.6. F-Tile 25G Ethernet Intel FPGA IP هارڊويئر ڊيزائن Example
توهان جي مرتب ڪرڻ کان پوءِ F-tile 25G Ethernet Intel FPGA IP ڪور ڊيزائن example ۽ ان کي پنهنجي Intel Agilex ڊوائيس تي ترتيب ڏيو، توهان IP ڪور کي پروگرام ڪرڻ لاء سسٽم ڪنسول استعمال ڪري سگهو ٿا.
سسٽم ڪنسول کي چالو ڪرڻ ۽ هارڊويئر ڊيزائن کي جانچڻ لاءِ exampپوء، انهن قدمن تي عمل ڪريو:
- Intel Quartus Prime Pro Edition سافٽ ويئر ۾، چونڊيو اوزار ➤ سسٽم
ڊيبگنگ ٽولز ➤ سسٽم ڪنسول شروع ڪرڻ لاءِ سسٽم ڪنسول. - Tcl ڪنسول پين ۾، ٽائيپ ڪريو cd hwtest ڊاريڪٽري کي تبديل ڪرڻ لاءِ / hardware_test_design/hwtest.
- ٽائپ ڪريو ذريعو main.tcl J سان ڪنيڪشن کولڻ لاءِTAG ماسٽر
ڊيزائن جي هارڊويئر ٽيسٽنگ سيڪشن ۾ ٽيسٽ جي طريقيڪار تي عمل ڪريو example ۽ سسٽم ڪنسول ۾ امتحان جا نتيجا ڏسو.
F-tile 25G Ethernet Design ExampLe Intel Agilex ڊوائيسز لاء
F-tile 25G Ethernet ڊيزائن exampلي 25G Ethernet Intel FPGA IP ڪور استعمال ڪندي Intel Agilex ڊوائيسز لاءِ هڪ ايٿرنيٽ حل ڏيکاري ٿو.
ٺاھيو ڊيزائن exampاڳ کان وٺيamp25G Ethernet Intel FPGA IP پيٽرولر ايڊيٽر جي ڊيزائن ٽيب. توھان پڻ چونڊي سگھوٿا ڊزائن سان گڏ يا بغير ٺاھيو
Reed-Solomon Forward Error Correction (RS-FEC) خصوصيت.
2.1. خاصيتون
- 25G تي ڪم ڪندڙ سنگل ايٿرنيٽ چينل کي سپورٽ ڪري ٿو.
- ٺاھي ٿو ڊيزائن exampRS-FEC خصوصيت سان.
- ٽيسٽ بينچ ۽ تخليق اسڪرپٽ مهيا ڪري ٿي.
- ايف ٽائل ريفرنس ۽ سسٽم PLL گھڙي Intel FPGA IP جي بنياد تي IP ترتيب ڏئي ٿو.
2.2. هارڊويئر ۽ سافٽ ويئر گهرجون
Intel استعمال ڪري ٿو ھيٺ ڏنل هارڊويئر ۽ سافٽ ويئر ڊيزائن کي جانچڻ لاءِampلينڪس سسٽم ۾:
- Intel Quartus Prime Pro Edition سافٽ ويئر.
- Siemens* EDA QuestaSim، Synopsys * VCS، ۽ Cadence Xcelium simulator.
- Intel Agilex I-series Transceiver-SoC ڊولپمينٽ کٽ (AGIB027R31B1E2VRO) هارڊويئر ٽيسٽ لاءِ.
2.3. فنڪشنل وضاحت
F-tile 25G Ethernet ڊيزائن example تي مشتمل آهي MAC+PCS+PMA ڪور ويرينٽ. هيٺيون بلاڪ ڊاگرامس F-tile 25G Ethernet ڊيزائن ۾ MAC+PCS+PMA ڪور ويريئنٽ جا ڊزائين جا حصا ۽ مٿين سطح جا سگنل ڏيکارين ٿاampلي.
شڪل 5. بلاڪ ڊاگرام - ايف ٽائل 25G ايٿرنيٽ ڊيزائن Example (MAC+PCS+PMA ڪور ويريئنٽ)
2.3.1. ڊيزائن اجزاء
ٽيبل 4. ڊيزائن اجزاء
| جزو | وصف |
| ايف ٽائل 25G Ethernet Intel FPGA IP | MAC، PCS، ۽ Transceiver PHY تي مشتمل آھي، ھيٺ ڏنل ترتيب سان: • بنيادي قسم: MAC+PCS+PMA • فلو ڪنٽرول کي فعال ڪريو: اختياري • لنڪ جي غلطي پيدا ڪرڻ کي فعال ڪريو: اختياري • Preamble passthrough کي فعال ڪريو: اختياري • انگ اکر گڏ ڪرڻ کي فعال ڪريو: اختياري • MAC شماريات ڳڻپيندڙ کي فعال ڪريو: اختياري • حوالو گھڙي جي تعدد: 156.25 ڊزائن لاء، مثال طورampRS-FEC خصوصيت سان، هيٺ ڏنل اضافي پيٽرولر ترتيب ڏنل آهي: • RS-FEC کي فعال ڪريو: اختياري |
| ايف ٽائل ريفرنس ۽ سسٽم PLL گھڙي Intel FPGA IP | F-ٽائل ريفرنس ۽ سسٽم PLL گھڙيون Intel FPGA IP پيٽرولر ايڊيٽر سيٽنگون F-tile 25G Ethernet Intel FPGA IP جي ضرورتن سان ترتيب ڏنل آھن. جيڪڏھن توھان ٺاھيو ٺاھيو ڊيزائن exampاستعمال ڪندي ٺاھيو Exampلي ڊزائن IP پيٽرولر ايڊيٽر ۾ بٽڻ، IP خودڪار طريقي سان فوري طور تي. جيڪڏهن توهان پنهنجو ڊزائن ٺاهيو ته اڳampلي، توهان کي دستي طور تي هن IP کي انسٽال ڪرڻ گهرجي ۽ سڀني I / O بندرگاهن کي ڳنڍڻ گهرجي. هن IP جي باري ۾ معلومات لاء، حوالي ڪريو F-ٽائل آرڪيٽيڪچر ۽ PMA ۽ FEC سڌو PHY IP استعمال ڪندڙ گائيڊ. |
| ڪلائنٽ منطق | تي مشتمل آهي: • ٽريفڪ جنريٽر، جيڪو 25G Ethernet Intel FPGA IP ڪور تائين برسٽ پيڪيٽ ٺاهي ٿو. • ٽريفڪ مانيٽر، جيڪو 25G Ethernet Intel FPGA IP ڪور مان اچڻ وارا برسٽ پيڪٽس مانيٽر ڪري ٿو. |
| ذريعو ۽ تحقيق | ماخذ ۽ جاچ سگنل، بشمول سسٽم ري سيٽ ان پٽ سگنل، جيڪو توهان ڊيبگنگ لاءِ استعمال ڪري سگهو ٿا. |
لاڳاپيل معلومات
F-ٽائل آرڪيٽيڪچر ۽ PMA ۽ FEC سڌو PHY IP استعمال ڪندڙ گائيڊ
سمجهاڻي
ٽيسٽ بينچ ٽريفڪ موڪلي ٿو IP ڪور ذريعي، منتقلي واري پاسي کي مشق ڪندي ۽ IP ڪور جي پاسي وصول ڪري ٿو.
2.4.1. ٽيسٽ بينچ
شڪل 6. بلاڪ ڊاگرام جو ايف ٽائل 25G Ethernet Intel FPGA IP ڊيزائن Example Simulation Testbench
ٽيبل 5. ٽيسٽ بينچ اجزاء
| جزو | وصف |
| ٽيسٽ هيٺ ڊوائيس (DUT) | 25G Ethernet Intel FPGA IP ڪور. |
| Ethernet Packet Generator ۽ Packet Monitor | • پيڪيٽ جنريٽر فريم ٺاهي ٿو ۽ DUT ڏانهن منتقل ڪري ٿو. • پيڪٽ مانيٽر TX ۽ RX ڊيٽا پيٿس کي مانيٽر ڪري ٿو ۽ فريم ڏيکاري ٿو سموليٽر ڪنسول ۾. |
| ايف ٽائل ريفرنس ۽ سسٽم PLL گھڙي Intel FPGA IP | ٽرانسيور ۽ سسٽم پي ايل ايل ريفرنس ڪلاڪ ٺاهي ٿو. |
2.4.2. Simulation Design Exampاجزاء
ٽيبل 6. ايف-ٽائل 25G ايٿيرٽ ڊيزائن Exampلي ٽيسٽ بينچ File وضاحتون
| File نالو | وصف |
| ٽيسٽ بينچ ۽ تخليق Files | |
| بنيادي_avl_tb_top.v | اعليٰ سطحي ٽيسٽ بينچ file. ٽيسٽ بينچ DUT کي ترتيب ڏئي ٿو، ڊيزائين اجزاء ۽ ڪلائنٽ منطق تي Avalon® ميموري ميپ ٿيل ترتيبن کي انجام ڏئي ٿو، ۽ 25G Ethernet Intel FPGA IP ڏانهن يا ان کان پيڪٽ موڪلي ۽ وصول ڪري ٿو. |
| ٽيسٽ بينچ اسڪرپٽ | |
| جاري رهيو… | |
| File نالو | وصف |
| run_vsim.do | ماڊل سم اسڪرپٽ ٽيسٽ بينچ کي هلائڻ لاءِ. |
| run_vcs.sh | ٽيسٽ بينچ کي هلائڻ لاءِ Synopsys VCS اسڪرپٽ. |
| run_xcelium.sh | Cadence Xcelium اسڪرپٽ ٽيسٽ بينچ کي هلائڻ لاء. |
2.4.3. ٽيسٽ ڪيس
تخليق ٽيسٽ ڪيس هيٺ ڏنل عملن کي انجام ڏئي ٿو:
- F-tile 25G Ethernet Intel FPGA IP ۽ F-ٽائل ريفرنس ۽ سسٽم PLL گھڙي Intel FPGA IP کي فوري طور تي.
- انتظار ڪري ٿو RX ڪلاڪ ۽ PHY اسٽيٽس سگنل لاءِ.
- PHY اسٽيٽس پرنٽ ڪري ٿو.
- موڪلي ٿو ۽ وصول ڪري ٿو 10 صحيح ڊيٽا.
- نتيجن جو تجزيو ڪري ٿو. ڪامياب ٽيسٽ بينچ ڏيکاري ٿو "Testbench مڪمل."
هيٺيون ايسampلي آئوٽ هڪ ڪامياب تخليق ٽيسٽ رن کي بيان ڪري ٿو:
تاليف
ڊيزائن کي مرتب ڪرڻ ۽ ترتيب ڏيڻ ۾ طريقيڪار تي عمل ڪريو Example in Hardware to compile and configure the design exampچونڊيل هارڊويئر ۾.
توھان اندازو لڳائي سگھو ٿا وسيلن جي استعمال ۽ Fmax کي استعمال ڪندي صرف تاليف جي ڊيزائن exampلي. توھان پنھنجي ڊيزائن کي گڏ ڪري سگھوٿا Start Compilation ڪمانڊ استعمال ڪندي
Intel Quartus Prime Pro Edition سافٽ ويئر ۾ پروسيسنگ مينيو. هڪ ڪامياب تاليف ٺاهي ٿو تاليف جي رپورٽ جو خلاصو.
وڌيڪ معلومات لاءِ، انٽيل ڪوارٽس پرائم پرو ايڊيشن يوزر گائيڊ ۾ ڊيزائن ڪمپليشن جو حوالو ڏيو.
لاڳاپيل معلومات
- ڊيزائن کي گڏ ڪرڻ ۽ ترتيب ڏيڻ Example in Hardware on page 7
- Intel Quartus Prime Pro Edition ۾ ڊيزائن ڪمپليشن يوزر گائيڊ
2.6. هارڊويئر جاچ
هارڊويئر ڊيزائن ۾ اڳوڻيampلي، توهان IP ڪور کي اندروني سيريل لوپ بڪ موڊ ۾ پروگرام ڪري سگهو ٿا ۽ ٽرانسمٽ پاسي تي ٽرئفڪ پيدا ڪري ٿو جيڪا وصولي واري پاسي کان واپس ڦري ٿي.
پروسيس تي عمل ڪريو مهيا ڪيل لاڳاپيل معلومات لنڪ تي ڊزائينز کي جانچڻ لاءِ exampچونڊيل هارڊويئر ۾.
لاڳاپيل معلومات
F-Tile 25G Ethernet Intel FPGA IP هارڊويئر ڊيزائن Exampصفحي 8 تي
2.6.1. ٽيسٽ جو طريقيڪار
انهن قدمن تي عمل ڪريو ڊزائن کي جانچڻ لاءِ exampهارڊويئر ۾:
- توھان کان اڳ توھان ھلايو ھن ڊيزائن لاءِ هارڊويئر ٽيسٽ exampپوء، توهان کي سسٽم کي ري سيٽ ڪرڻ گهرجي:
هڪ ڪلڪ ڪريو Tools ➤ In-System Sources & Probes Editor Tool for Default Source and Probe GUI.
ب. سسٽم ري سيٽ سگنل کي ٽوگل ڪريو (ذريعو[3:0]) 7 کان 8 تائين ري سيٽ لاڳو ڪرڻ ۽ سسٽم ري سيٽ سگنل کي واپس 7 ڏانھن واپس ڪرڻ لاءِ سسٽم کي ري سيٽ اسٽيٽ مان ڇڏڻ لاءِ.
ج. Probe سگنلن جي نگراني ڪريو ۽ پڪ ڪريو ته اسٽيٽس صحيح آهي. - سسٽم ڪنسول ۾، hwtest فولڊر ڏانهن وڃو ۽ حڪم جاري ڪريو: source main.tcl هڪ J چونڊڻ لاءTAG ماسٽر ڊفالٽ طور، پهريون JTAG جي تي ماسٽرTAG زنجير چونڊيو ويو آهي. چونڊڻ لاءِ جيTAG Intel Agilex ڊوائيسز لاء ماسٽر، ھي حڪم ھلايو: set_jtag <number of appropriate JTAG ماسٽر >. مثالample: set_jtag 1.
- سيريل لوپ بڪ ٽيسٽ شروع ڪرڻ لاءِ سسٽم ڪنسول ۾ ھيٺيون حڪم جاري ڪريو:
ٽيبل 7. ڪمانڊ پيٽرولر
| پيرا ميٽر | وصف | Exampاستعمال |
| chkphy_status | ڏيکاري ٿو گھڙي جي تعدد ۽ PHY تالا جي حالت. | % chkphy_status 0 # لنڪ 0 جي اسٽيٽس چيڪ ڪريو |
| chkmac_stats | MAC شماريات ڳڻپيندڙن ۾ قدر ڏيکاري ٿو. | % chkmac_stats 0 # چيڪ ڪري ٿو ميڪ شماريات ڪاؤنٽر جي لنڪ 0 |
| صاف_سڀ_اسٽيٽس | IP بنيادي شماريات ڳڻپيندڙن کي صاف ڪري ٿو. | % clear_all_stats 0 # ڪليئر انگ اکر ڪاؤنٽر آف لنڪ 0 |
| start_gen | پيڪٽ جنريٽر شروع ٿئي ٿو. | % start_gen 0 # لنڪ 0 تي پيڪيٽ جي پيدائش شروع ڪريو |
| stop_gen | پيڪيٽ جنريٽر کي روڪي ٿو. | % stop_gen 0 # اسٽاپ پيڪٽ نسل لنڪ 0 تي |
| loop_on | اندروني سيريل لوپ بيڪ کي چالو ڪري ٿو. | % loop_on 0 # لنڪ 0 تي اندروني لوپ بيڪ آن ڪريو |
| loop_off | اندروني سيريل لوپ بيڪ کي بند ڪري ٿو. | % loop_off 0 # لنڪ 0 تي اندروني لوپ بڪ بند ڪريو |
| reg_read | واپسي تي IP ڪور رجسٽر قدر . | % reg_read 0x402 # لنڪ 402 جي ايڊريس 0 تي IP CSR رجسٽر پڙهو |
| reg_write | لکي ٿو ايڊريس تي IP ڪور رجسٽر ڏانهن . | % reg_write 0x401 0x1 # لکو 0x1 کي IP CSR سکريچ رجسٽر ايڊريس 401 تي لنڪ 0 |
هڪ ٽائپ ڪريو loop_on اندروني سيريل لوپ بڪ موڊ کي چالو ڪرڻ لاء.
ب. ٽائپ ڪريو chkphy_status PHY جي حالت کي جانچڻ لاء. TXCLK، RXCLK، ۽ RX اسٽيٽس کي هڪ مستحڪم لنڪ لاءِ هيٺ ڏنل ڏيکاريل ساڳيون قيمتون هجڻ گهرجن.
ج. ٽائپ ڪريو clear_all_stats TX ۽ RX شماريات رجسٽر صاف ڪرڻ لاءِ.
ڊي. ٽائپ ڪريو start_gen پيڪيج پيدا ڪرڻ شروع ڪرڻ لاء.
e. ٽائپ ڪريو stop_gen پيڪيٽ جي پيداوار کي روڪڻ لاء.
f. ٽائپ ڪريو chkmac_stats پڙهڻ لاءِ TX ۽ RX شماريات جا شمار ڪندڙ. پڪ ڪريو ته:
i. منتقل ٿيل پيڪٽ فريم مليل پيڪٽ فريم سان ملن ٿا.
ii. ڪابه غلطي فريم وصول نه ڪئي وئي آهي.
جي. ٽائپ ڪريو loop_off اندروني سيريل لوپ بيڪ کي بند ڪرڻ لاء.
شڪل 7. Sampلي ٽيسٽ آئوٽ - TX ۽ RX شماريات ڳڻپيندڙ
 |
 |
F-tile 25G Ethernet FPGA IP ڊيزائن Exampلي يوزر گائيڊ
| دستاويزي نسخو | Intel Quartus Prime نسخو | IP نسخو | تبديليون |
| 2022.10.14 | 22.3 | 1.0.0 | شروعاتي ڇڏڻ. |
Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. * ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعوي ڪري سگھن ٿا.
ISO
9001:2015
رجسٽر ٿيل
آن لائين ورجن
موٽ موڪليو
ID: 750200
نسخو: 2022.10.14
دستاويز / وسيلا
 |
Intel F-Tile 25G Ethernet FPGA IP ڊيزائن Example [pdf] استعمال ڪندڙ ھدايت F-Tile 25G Ethernet FPGA IP ڊيزائن Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP ڊيزائن Exampلي، IP ڊيزائن Exampلي ، 750200 |
