د FPGA IP
ډیزاین Exampد کارونکي لارښود
F-Tile 25G Ethernet Intel®
د Intel® Quartus® لپاره تازه شوی
د اعظم ډیزاین سویټ: 22.3
IP نسخه: 1.0.0
د چټک پیل لارښود
د Intel Agilex ™ وسیلو لپاره د F-tile 25G ایترنیټ انټل FPGA IP د ډیزاین تولید تولید وړتیا چمتو کويampد ټاکل شوي تشکیلاتو لپاره.
شکل 1. ډیزاین مثالample کارول
د لارښود جوړښت
شکل 2. 25G ایترنیټ انټیل FPGA IP ډیزاین Exampد لارښود جوړښت
- سمول files (یوازې د سمولو لپاره ټیسټ بینچ) په کې موقعیت لريample_dir>/example_testbench.
- د تالیف یوازې ډیزاین example کې موقعیت لريample_dir>/ compilation_test_design.
- د هارډویر ترتیب او ازموینه files (د ډیزاین پخوانیample in هارډویر) کې موقعیت لريample_dir>/هارډ ویئر_ټیسټ_ډیزاین.
جدول 1. لارښود او File توضیحات
| File نومونه | تفصیل |
| eth_ex_25g.qpf | د Intel Quartus® Prime پروژه file. |
| eth_ex_25g.qsf | د Intel Quartus Prime پروژې ترتیبات file. |
| eth_ex_25g.sdc | د Synopsys ډیزاین محدودیتونه file. تاسو کولی شئ دا کاپي او ترمیم کړئ file ستاسو د خپل 25GbE Intel FPGA IP کور ډیزاین لپاره. |
| eth_ex_25g.v | د لوړ پوړ ویریلوګ HDL ډیزاین example file. د واحد چینل ډیزاین Verilog کاروي file. |
| عام/ | د هارډویر ډیزاین exampد ملاتړ files. |
| hwtest/main.tcl | اصلي file د سیسټم کنسول ته د لاسرسي لپاره. |
د ډیزاین تولید کول Example
انځور 4. Exampپه F-tile 25G Ethernet Intel FPGA IP پیرامیټر ایډیټر کې د ډیزاین ټب
د هارډویر ډیزاین تولید لپاره دا مرحلې تعقیب کړئample او testbench:
- د Intel Quartus Prime Pro Edition کې، کلیک وکړئ File ➤ د نوي کوارټس پریم پروژه رامینځته کولو لپاره د نوې پروژې وزرډ ، یا File ➤ د موجوده کوارټس پریم پروژې خلاصولو لپاره پروژه خلاص کړئ. وزرډ تاسو ته د وسیله مشخص کولو لپاره هڅوي.
- په IP کتلاګ کې، د Agilex لپاره 25G ایترنیټ انټیل FPGA IP ومومئ او غوره کړئ. د نوي IP تغیر کړکۍ څرګندیږي.
- د خپل IP توپیر لپاره د لوړې کچې نوم مشخص کړئ او په OK کلیک وکړئ. د پیرامیټر مدیر د لوړې کچې .ip اضافه کوي file اوسنۍ پروژې ته په اوتومات ډول. که تاسو ته په لاسي ډول د .ip اضافه کولو غوښتنه وشي file پروژې ته، په پروژه کلیک وکړئ ➤ اضافه / لرې کړئ Fileپه پروژه کې د اضافه کولو لپاره file.
- د Intel Quartus Prime Pro Edition سافټویر کې، تاسو باید د وسیلې په ساحه کې یو ځانګړی Intel Agilex وسیله وټاکئ، یا د ډیفالټ وسیله وساتئ چې د Intel Quartus Prime سافټویر وړاندیز کوي.
یادونه: د هارډویر ډیزاین example د هدف په تخته کې د وسیلې سره انتخاب له سره لیکي. تاسو د ډیزاین پخوانۍ مینو څخه هدف بورډ مشخص کړئampپه Ex. کې اختیارونهampد ډیزاین ټب. - په OK کلیک وکړئ. د پیرامیټر مدیر څرګندیږي.
- په IP ټب کې، د خپل IP اصلي توپیر لپاره پیرامیټونه مشخص کړئ.
- په Exampد ډیزاین ټب، د مثال لپارهampد ډیزاین Files، د ټیسټ بینچ تولید لپاره د سمولیشن اختیار غوره کړئ، او د هارډویر ډیزاین تولید لپاره د ترکیب اختیار غوره کړئample. یوازې Verilog HDL files پیدا کیږي.
یادونه: یو فعال VHDL IP کور شتون نلري. یوازې د ویریلوګ HDL مشخص کړئ، ستاسو د IP اصلي ډیزاین لپارهample. - د هدف پرمختیا کټ لپاره، د Agilex I-series Transceiver-SoC Dev کټ غوره کړئ
- په تولید کې کلیک وکړئampد ډیزاین تڼۍ. د انتخاب Exampد ډیزاین لارښود کړکۍ ښکاري.
- که تاسو غواړئ ډیزاین بدل کړئ exampد لارښود لار یا نوم د ښودل شوي ډیفالټ څخه (alt_e25_f_0_example_design)، نوې لارې ته لټون وکړئ او نوې ډیزاین ټایپ کړئampد لارښود نوم (ample_dir>).
- په OK کلیک وکړئ.
1.2.1. ډیزاین Exampد پارامترونو
جدول 2. پارامترونه په Exampد ډیزاین ټب
| پیرامیټر | تفصیل |
| Exampد ډیزاین | شتون لري exampد IP پیرامیټرو ترتیباتو لپاره ډیزاین. یوازې یو واحد چینل پخوانیampد دې IP لپاره ډیزاین ملاتړ شوی. |
| Exampد ډیزاین Files | د fileد مختلف پرمختیایي مرحلې لپاره رامینځته کول. • سمولیشن - اړین تولیدوي files د پخوانۍ سمولو لپارهampد ډیزاین. • ترکیب - ترکیب تولیدوي files. دا وکاروئ fileد هارډویر ازموینې لپاره د Intel Quartus Prime Pro Edition سافټویر کې ډیزاین تالیف کول او د جامد وخت تحلیل ترسره کول. |
| پیدا کول File بڼه | د RTL بڼه files د سمولو لپاره - ویرولوګ. |
| بورډ غوره کړئ | د ډیزاین پلي کولو لپاره ملاتړ شوي هارډویر. کله چې تاسو د Intel FPGA پراختیایی بورډ وټاکئ، وسیله AGIB027R31B1E2VRO د ډیزاین لپاره د هدف وسیلې په توګه وکاروئampنسل Agilex I-series Transceiver-SoC Dev Kit: دا اختیار تاسو ته اجازه درکوي د ډیزاین پخوانی ازموینهampپه ټاکل شوي Intel FPGA IP پرمختیا کټ کې. دا اختیار په اوتومات ډول د AGIB027R31B1E2VRO هدف وسیله غوره کوي. که ستاسو د بورډ بیاکتنه د مختلف وسیله درجه ولري، تاسو کولی شئ د هدف وسیله بدل کړئ. هیڅ نه: دا اختیار د ډیزاین لپاره د هارډویر اړخونه خارجويample. |
1.3. د ټایل تولید Files
د سپورټ-لوجیک جنریشن د ترکیب څخه دمخه یو ګام دی چې د ټایل پورې اړوند تولید لپاره کارول کیږي fileد سمولیشن او هارډویر ډیزاین لپاره اړین دی. د ټایل نسل د ټولو لپاره اړین دی
د F-ټایل پر بنسټ ډیزاین سمولونه. تاسو باید دا ګام د سمولو دمخه بشپړ کړئ.
- د کمانډ پرامپټ کې، په خپل پخواني کې د compilation_test_design فولډر ته لاړ شئampډیزاین: cd /compilation_test_design.
- لاندې کمانډ چل کړئ: quartus_tlg alt_eth_25g
1.4. د F-tile 25G Ethernet Intel FPGA IP ډیزاین سمول
Example Testbench
تاسو کولی شئ د کمانډ پرامپټ څخه د سمولو سکریپټ په چلولو سره ډیزاین تالیف او انډول کړئ.
- د کمانډ پرامپټ کې ، د ټیسټ بینچ سمولیټینګ کاري لارښود بدل کړئ: cdample_dir>/ex_25g/sim.
- د IP سیټ اپ سمولیشن چل کړئ: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
جدول 3. د ټیسټ بینچ د انډول کولو لپاره ګامونه
| سیمالټ | لارښوونې |
| VCS* | د کمانډ لاین کې، sh run_vcs.sh ټایپ کړئ |
| QuestaSim* | د کمانډ لاین کې، vsim -do run_vsim.do -log ټایپ کړئfile vsim.log که تاسو د QuestaSim GUI له راوړلو پرته سمولو ته ترجیح ورکړئ، vsim -c -do run_vsim.do -log ټایپ کړئfile vsim.log |
| Cadence - Xcelium* | د کمانډ لاین کې، sh run_xcelium.sh ټایپ کړئ |
یو بریالی سمول د لاندې پیغام سره پای ته رسیږي:
سمول پاس شو. یا ټیسټ بینچ بشپړ شو.
د بریالي بشپړیدو وروسته، تاسو کولی شئ پایلې تحلیل کړئ.
1.5. د ډیزاین تالیف او ترتیب کول Example په هارډویر کې
د 25G ایترنیټ انټیل FPGA IP کور پیرامیټر ایډیټر تاسو ته اجازه درکوي ډیزاین تالیف او تنظیم کړئampد هدف پرمختیا کټ کې.
د ډیزاین تالیف او تنظیم کولو لپاره exampپه هارډویر کې، دا ګامونه تعقیب کړئ:
- د Intel Quartus Prime Pro Edition سافټویر لانچ کړئ او د پروسس کولو ➤ د ډیزاین تالیف کولو لپاره پیل کول غوره کړئ.
- وروسته له دې چې تاسو د SRAM څیز تولید کړئ file .sof، دا مرحلې تعقیب کړئ ترڅو د هارډویر ډیزاین ډیزاین کړئampپه Intel Agilex وسیله کې:
a. د اوزار مینو کې، پروګرامر کلیک وکړئ.
ب. په پروګرامر کې، د هارډویر سیټ اپ کلیک وکړئ.
ج. د پروګرام کولو وسیله غوره کړئ.
d. ستاسو د Intel Quartus Prime Pro Edition سیشن کې د Intel Agilex بورډ غوره او اضافه کړئ.
e. ډاډ ترلاسه کړئ چې حالت J ته ټاکل شویTAG.
f. د Intel Agilex وسیله غوره کړئ او د وسیلې اضافه کولو کلیک وکړئ. پروګرامر ښکاره کوي
ستاسو په تخته کې د وسیلو ترمینځ د اړیکو بلاک ډیاګرام.
g. د خپل .sof سره په قطار کې، د .sof لپاره بکس چیک کړئ.
h. د برنامه / ترتیب کولو کالم کې بکس چیک کړئ.
i. په پیل کلیک وکړئ.
1.6. د F-tile 25G Ethernet Intel FPGA IP هارډویر ډیزاین ازموینه کولample
وروسته له دې چې تاسو د F-tile 25G Ethernet Intel FPGA IP کور ډیزاین تالیف کړئample او دا په خپل Intel Agilex آلې کې تنظیم کړئ، تاسو کولی شئ د IP کور پروګرام کولو لپاره د سیسټم کنسول وکاروئ.
د سیسټم کنسول فعالولو لپاره او د هارډویر ډیزاین ازموینه وکړئampاو، دا ګامونه تعقیب کړئ:
- د Intel Quartus Prime Pro Edition سافټویر کې، اوزار ➤ سیسټم غوره کړئ
د ډیبګ کولو وسیلې ➤ سیسټم کنسول د سیسټم کنسول پیلولو لپاره. - د Tcl کنسول پین کې، د ډایرکټر بدلولو لپاره cd hwtest ټایپ کړئ / hardware_test_design/hwtest.
- د J سره د پیوستون خلاصولو لپاره سرچینه main.tcl ټایپ کړئTAG ماسټر
د ډیزاین ex هارډویر ازموینې برخې کې د ازموینې طرزالعمل تعقیب کړئample او د سیسټم کنسول کې د ازموینې پایلې وګورئ.
F-tile 25G ایترنیټ ډیزاین Exampد Intel Agilex وسیلو لپاره
د F-tile 25G ایترنیټ ډیزاین example د 25G ایترنیټ Intel FPGA IP کور په کارولو سره د Intel Agilex وسیلو لپاره د ایترنیټ حل ښیې.
ډیزاین تولید کړئ exampله پخواني څخهampد 25G ایترنیټ انټل FPGA IP پیرامیټر ایډیټر ډیزاین ټب. تاسو کولی شئ د ډیزاین سره یا پرته تولید هم غوره کړئ
د ریډ - سلیمان فارورډ ایرر ریکیکشن (RS-FEC) ځانګړتیا.
2.1. ځانګړتیاوې
- د واحد ایترنیټ چینل ملاتړ کوي چې په 25G کې فعالیت کوي.
- ډیزاین ډیزاین تولیدويampد RS-FEC ځانګړتیا سره.
- د ټیسټ بینچ او سمولیشن سکریپټ چمتو کوي.
- د F-ټایل حوالې او سیسټم PLL د Intel FPGA IP د IP ترتیب پراساس کلیک کوي.
2.2. د هارډویر او سافټویر اړتیاوې
Intel د ډیزاین ازموینې لپاره لاندې هارډویر او سافټویر کارويampپه لینوکس سیسټم کې:
- د Intel Quartus Prime Pro Edition سافټویر.
- سیمنز* EDA QuestaSim، Synopsys* VCS، او Cadence Xcelium simulator.
- د هارډویر ازموینې لپاره د Intel Agilex I-series Transceiver-SoC پرمختیا کټ (AGIB027R31B1E2VRO).
2.3. کاري توضیحات
د F-tile 25G ایترنیټ ډیزاین example د MAC+PCS+PMA اصلي ډول لري. لاندې بلاک ډیاګرام د F-tile 25G ایترنیټ ډیزاین کې د MAC+PCS+PMA اصلي ډول ډیزاین برخې او د لوړې کچې سیګنالونه ښیېample.
شکل 5. د بلاک ډیاګرام — F-tile 25G ایترنیټ ډیزاین Example (MAC+PCS+PMA اصلي ډول)
2.3.1. د ډیزاین اجزا
جدول 4. د ډیزاین اجزا
| اجزا | تفصیل |
| F-tile 25G ایترنیټ Intel FPGA IP | د MAC، PCS، او لیږدونکي PHY څخه جوړ دی، د لاندې ترتیب سره: • اصلي ډول: MAC+PCS+PMA • د جریان کنټرول فعال کړئ: اختیاري • د لینک غلطی تولید فعال کړئ: اختیاري • د مخکینۍ پاس ترو فعال کړئ: اختیاري • د احصایې راټولول فعال کړئ: اختیاري • د MAC احصایې شمیرونکي فعال کړئ: اختیاري • د حوالې ساعت فریکونسي: 156.25 د ډیزاین لپاره exampد RS-FEC ځانګړتیا سره، لاندې اضافي پیرامیټر ترتیب شوی: • RS-FEC فعال کړئ: اختیاري |
| د F-ټایل حواله او سیسټم PLL ساعتونه Intel FPGA IP | د F-Tile Reference and System PLL Clocks Intel FPGA IP پیرامیټر ایډیټر ترتیبات د F-tile 25G ایترنیټ انټل FPGA IP اړتیاو سره سمون لري. که تاسو ډیزاین تولید کړئ exampد کارولو تولید کړئ Exampد ډیزاین د IP پیرامیټر مدیر کې تڼۍ، IP په اوتومات ډول پیل کیږي. که تاسو خپل ډیزاین جوړ کړئ exampاو، تاسو باید دا IP په لاسي ډول انسټیټ کړئ او ټول I/O بندرونه وصل کړئ. د دې IP په اړه د معلوماتو لپاره، مراجعه وکړئ د F-Tile آرکیټیکچر او PMA او FEC مستقیم PHY IP کارونکي لارښود. |
| د پیرودونکي منطق | عبارت دي له: • د ټرافیک جنراتور، کوم چې د لیږد لپاره د 25G ایترنیټ انټیل FPGA IP کور ته د برسټ پیکټونه تولیدوي. • د ټرافیک مانیټر، کوم چې د 25G ایترنیټ انټیل FPGA IP کور څخه راځي د برسټ پاکټونو څارنه کوي. |
| سرچینه او څیړنه | سرچینه او د تحقیقاتو سیګنالونه، پشمول د سیسټم ری سیٹ ان پټ سیګنال، کوم چې تاسو د ډیبګ کولو لپاره کارولی شئ. |
اړوند معلومات
د F-Tile آرکیټیکچر او PMA او FEC مستقیم PHY IP کارونکي لارښود
سمول
ټیسټ بینچ د IP کور له لارې ترافیک لیږي ، د لیږد اړخ تمرین کوي او د IP کور اړخ ترلاسه کوي.
2.4.1. ټیسټ بینچ
شکل 6. د F-tile 25G Ethernet Intel FPGA IP ډیزاین د بلاک ډیاګرامampد سمولو ټیسټ بینچ
جدول 5. د ټیسټ بینچ اجزا
| اجزا | تفصیل |
| وسیله د ازموینې لاندې (DUT) | د 25G ایترنیټ انټیل FPGA IP کور. |
| د ایترنیټ پیکټ جنریټر او د پیکټ مانیټر | • د پاکټ جنراتور چوکاټونه تولیدوي او DUT ته لیږدوي. • د پیکټ مانیټر د TX او RX ډیټاپاټ څارنه کوي او چوکاټونه په سمیلیټر کنسول کې ښیې. |
| د F-ټایل حواله او سیسټم PLL ساعتونه Intel FPGA IP | د لیږدونکي او سیسټم PLL حوالې ساعتونه تولیدوي. |
2.4.2. د سمولو ډیزاین Exampد اجزاو
جدول 6. F-tile 25G ایترنیټ ډیزاین Example Testbench File توضیحات
| File نوم | تفصیل |
| ټیسټ بینچ او سمول Files | |
| اساسی_avl_tb_top.v | د لوړې کچې ټیسټ بینچ file. ټیسټ بینچ DUT انسټاګرام کوي ، د ډیزاین اجزاو او پیرودونکي منطق باندې د Avalon® حافظې نقشه شوي ترتیب ترسره کوي ، او د 25G ایترنیټ انټل FPGA IP ته یا له هغې څخه پیکټ لیږي او ترلاسه کوي. |
| د ټیسټ بینچ سکریپټونه | |
| ادامه… | |
| File نوم | تفصیل |
| run_vsim.do | د ټیسټ بینچ چلولو لپاره د ماډل سیم سکریپټ. |
| run_vcs.sh | د ټیسټ بینچ چلولو لپاره Synopsys VCS سکریپټ. |
| run_xcelium.sh | د ټیسټ بینچ چلولو لپاره کیډینس ایکسیلیم سکریپټ. |
2.4.3. د ازموینې قضیه
د سمولو ازموینې قضیه لاندې کړنې ترسره کوي:
- د F-tile 25G ایترنیټ Intel FPGA IP او F-Tile حواله او سیسټم PLL کلکس Intel FPGA IP انسټیټیوټ کوي.
- د تنظیم کولو لپاره د RX ساعت او د PHY حالت سیګنال ته انتظار باسي.
- د PHY حالت چاپوي.
- 10 باوري ډیټا لیږي او ترلاسه کوي.
- پایلې تحلیلوي. بریالی ټیسټ بینچ "Testbench بشپړ" ښیې.
لاندې sample output د بریالي سمولیشن ټیسټ چلول په ګوته کوي:
تالیف
د ډیزاین په ترتیب کولو او تنظیم کولو کې طرزالعمل تعقیب کړئ Exampپه هارډویر کې د ډیزاین ترتیب او تنظیم کولو لپاره exampپه ټاکل شوي هارډویر کې.
تاسو کولی شئ د تالیف یوازې ډیزاین په کارولو سره د سرچینو کارولو او Fmax اټکل وکړئample. تاسو کولی شئ خپل ډیزاین د Start Compilation کمانډ په کارولو سره تالیف کړئ
د Intel Quartus Prime Pro Edition سافټویر کې د پروسس کولو مینو. یو بریالی تالیف د تالیف راپور لنډیز رامینځته کوي.
د نورو معلوماتو لپاره ، د Intel Quartus Prime Pro Edition کارونکي لارښود کې ډیزاین تالیف ته مراجعه وکړئ.
اړوند معلومات
- د ډیزاین تالیف او ترتیب کول Example په هارډویر کې په 7 پاڼه کې
- د Intel Quartus Prime Pro Edition د کارونکي لارښود کې ډیزاین تالیف
2.6. د هارډویر ازموینه
د هارډویر ډیزاین کې exampاو تاسو کولی شئ د IP کور په داخلي سیریل لوپ بیک حالت کې برنامه کړئ او د لیږد اړخ کې ترافیک رامینځته کړئ چې د ترلاسه کولو اړخ له لارې بیرته لوپ کیږي.
د ډیزاین پخوانۍ ازموینې لپاره د ورکړل شوي اړونده معلوماتو لینک کې طرزالعمل تعقیب کړئampپه ټاکل شوي هارډویر کې.
اړوند معلومات
د F-tile 25G Ethernet Intel FPGA IP هارډویر ډیزاین ازموینه کولampپه 8 پا pageه کې
2.6.1. د ازمونې پروسه
د ډیزاین پخوانۍ ازموینې لپاره دا ګامونه تعقیب کړئampپه هارډویر کې:
- مخکې لدې چې تاسو د دې ډیزاین لپاره د هارډویر ازموینې پرمخ وړئampبیا، تاسو باید سیسټم بیا تنظیم کړئ:
a. په وسیلو کلیک وکړئ ➤ د ډیفالټ سرچینې او تحقیقاتو GUI لپاره د سیسټم دننه سرچینې او د تحقیقاتو مدیر وسیله.
ب. د سیسټم ری سیٹ سیګنل (سرچینه [3:0]) له 7 څخه تر 8 پورې د ری سیٹونو پلي کولو لپاره بدل کړئ او د سیسټم ری سیٹ سیګنال بیرته 7 ته بیرته ورکړئ ترڅو سیسټم له ری سیٹ حالت څخه خلاص کړي.
ج. د تحقیقاتو سیګنالونه وڅارئ او ډاډ ترلاسه کړئ چې وضعیت د اعتبار وړ دی. - د سیسټم کنسول کې، د hwtest فولډر ته لاړ شئ او کمانډ چل کړئ: Source main.tcl د J غوره کولو لپارهTAG ماسټر په ترتیب سره، لومړی JTAG ماسټر په JTAG زنځیر غوره شوی. د J غوره کولو لپارهTAG د Intel Agilex وسیلو لپاره ماسټر، دا کمانډ پرمخ وړئ: set_jtag <number of appropriate JTAG ماسټر>. Example: set_jtag 1.
- د سیریل لوپ بیک ازموینې پیل کولو لپاره په سیسټم کنسول کې لاندې کمانډونه چل کړئ:
جدول 7. د کمانډ پیرامیټونه
| پیرامیټر | تفصیل | Example کارول |
| chkphy_status | د ساعت فریکونسۍ او د PHY لاک حالت ښیې. | % chkphy_status 0 # د لینک 0 حالت چیک کړئ |
| chkmac_stats | د MAC احصایې شمیرونکو کې ارزښتونه ښیې. | % chkmac_stats 0 # د لینک 0 د ماک احصایې کاونټر چیک کوي |
| روښانه_ټول_احصایې | د IP اصلي احصایې شمیرونکي پاکوي. | % clear_all_stats 0 # د لینک 0 د احصایې کاونټر پاکوي |
| start_gen | د پاکټ جنریټر پیل کوي. | % start_gen 0 # په لینک 0 کې د پیکټ تولید پیل کړئ |
| stop_gen | د بسته بندۍ جنراتور ودروي. | % stop_gen 0 # په لینک 0 کې د پیکټ تولید بند کړئ |
| loop_on | داخلي سیریل لوپ بیک فعالوي. | % loop_on 0 # په لینک 0 کې داخلي لوپ بیک فعال کړئ |
| لوپ_بند | داخلي سریال لوپ بیک بندوي. | % loop_off 0 # په لینک 0 کې داخلي لوپ بیک بند کړئ |
| reg_read | په کې د IP اصلي راجستر ارزښت بیرته راګرځوي . | % reg_read 0x402 # د 402 لینک 0 پته کې د IP CSR راجستر ولولئ |
| reg_write | لیکي په پته کې د IP کور راجستر ته . | % reg_write 0x401 0x1 # د 0 لینک 1 پته کې IP CSR سکریچ راجستر ته 401x0 ولیکئ |
a. لوپ_ون ټایپ کړئ د داخلي سیریل لوپ بیک حالت فعالولو لپاره.
ب. chkphy_status ټایپ کړئ د PHY وضعیت چک کولو لپاره. د TXCLK، RXCLK، او RX حالت باید ورته ارزښتونه ولري چې لاندې ښودل شوي د مستحکم لینک لپاره:
ج. روښانه_ټول_احصایې ولیکئ د TX او RX احصایې راجسترونو پاکولو لپاره.
d. start_gen ټایپ کړئ د بسته بندۍ پیل کول.
e. د stop_gen ډول د کڅوړو تولید بندولو لپاره.
f. chkmac_stats ټایپ کړئ د TX او RX احصایې شمیرونکو لوستلو لپاره. ډاډ ترلاسه کړئ چې:
i. د لیږد شوي پاکټ چوکاټونه د ترلاسه شوي پاکټ چوکاټونو سره سمون لري.
ii. د تېروتنې چوکاټونه نه دي ترلاسه شوي.
g. لوپ_ آف ټایپ کړئ د داخلي سریال لوپ بیک بندولو لپاره.
انځور 7. Sampد ازموینې محصول — د TX او RX احصایې شمیرونکي
 |
 |
د F-tile 25G Ethernet FPGA IP ډیزاین Exampد کارونکي لارښود
| د سند نسخه | د Intel Quartus Prime نسخه | IP نسخه | بدلونونه |
| 2022.10.14 | 22.3 | 1.0.0 | ابتدايي خوشې کول. |
Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.
ISO
9001:2015
ثبت شوی
آنلاین نسخه
فیډبیک واستوئ
ID: 750200
نسخه: 2022.10.14
اسناد / سرچینې
 |
intel F-Tile 25G ایترنیټ FPGA IP ډیزاین Example [pdf] د کارونکي لارښود F-Tile 25G Ethernet FPGA IP ډیزاین Example، F-Tile 25G، F-Tile 25G ایترنیټ FPGA، FPGA IP ډیزاین Example، IP ډیزاین Example ، 750200 |
