ഇന്റൽ ഇന്റർലേക്കൻ 2nd ജനറേഷൻ Agilex 7 FPGA IP ഡിസൈൻ എക്സ്ample

ഉൽപ്പന്ന വിവരം

ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) FPGA IP കോർ ഇന്റൽ അജിലെക്സ് 2 FPGA-യുടെ ഒരു സവിശേഷതയാണ്. ഇത് ഒരു സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ചും ഒരു ഹാർഡ്‌വെയർ ഡിസൈനും നൽകുന്നുampകംപൈലേഷനും ഹാർഡ്‌വെയർ ടെസ്റ്റിംഗും പിന്തുണയ്ക്കുന്ന le. ഡിസൈൻ മുൻampഇന്റർലേക്കൻ ലുക്ക്-അസൈഡ് ഫീച്ചറിനും le ലഭ്യമാണ്. IP കോർ ഇ-ടൈൽ ഉപകരണങ്ങൾക്കായി NRZ, PAM4 മോഡുകളെ പിന്തുണയ്‌ക്കുകയും ഡിസൈൻ എക്‌സൈസ് സൃഷ്‌ടിക്കുകയും ചെയ്യുന്നുampലെയ്‌നുകളുടെ എണ്ണത്തിന്റെയും ഡാറ്റ നിരക്കുകളുടെയും പിന്തുണയ്‌ക്കുന്ന എല്ലാ കോമ്പിനേഷനുകൾക്കും les.

ഹാർഡ്‌വെയർ, സോഫ്റ്റ്‌വെയർ ആവശ്യകതകൾ
ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഐപി കോർ ഡിസൈൻ മുൻample ന് Intel Agilex 7 F-Series Transceiver-SoC ഡെവലപ്‌മെന്റ് കിറ്റ് ആവശ്യമാണ്. കൂടുതൽ വിവരങ്ങൾക്ക് വികസന കിറ്റിന്റെ ഉപയോക്തൃ ഗൈഡ് പരിശോധിക്കുക.

ഡയറക്ടറി ഘടന
ജനറേറ്റഡ് ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഉദാample ഡിസൈനിൽ ഇനിപ്പറയുന്ന ഡയറക്‌ടറികൾ ഉൾപ്പെടുന്നു:

• exampലെ_ഡിസൈൻ: പ്രധാനം ഉൾക്കൊള്ളുന്നു fileരൂപകൽപ്പനയ്ക്ക് വേണ്ടി sample.
• ഇൽക്_യുഫ്ലെക്സ്: അടങ്ങിയിരിക്കുന്നു fileഇന്റർലേക്കൻ ലുക്ക്-അസൈഡ് മോഡ് ഓപ്ഷനുമായി ബന്ധപ്പെട്ടതാണ്.
• ഇലാ_യുഫ്ലെക്സ്: അടങ്ങിയിരിക്കുന്നു fileഇന്റർലേക്കൻ ലുക്ക്-അസൈഡ് മോഡ് ഓപ്ഷനുമായി ബന്ധപ്പെട്ടതാണ് (തിരഞ്ഞെടുക്കുമ്പോൾ മാത്രം ജനറേറ്റ് ചെയ്യുന്നത്).

ഉൽപ്പന്ന ഉപയോഗ നിർദ്ദേശങ്ങൾ

ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) FPGA IP കോർ ഡിസൈൻ ഉപയോഗിക്കുന്നതിന് മുൻampലെ, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:

1. നിങ്ങൾക്ക് Intel Agilex 7 F-Series Transceiver-SoC ഡെവലപ്‌മെന്റ് കിറ്റ് ഉണ്ടെന്ന് ഉറപ്പാക്കുക.
2. ഡിസൈൻ കംപൈൽ exampഒരു സിമുലേറ്റർ ഉപയോഗിക്കുന്നു.
3. ഡിസൈൻ പരിശോധിക്കാൻ ഫങ്ഷണൽ സിമുലേഷൻ നടത്തുക.
4. ഡിസൈൻ സൃഷ്ടിക്കുക exampപാരാമീറ്റർ എഡിറ്റർ ഉപയോഗിച്ച് le.
5. ഡിസൈൻ കംപൈൽ exampക്വാർട്ടസ് പ്രൈം ഉപയോഗിക്കുന്നു.
6. ഡിസൈൻ സാധൂകരിക്കുന്നതിന് ഹാർഡ്‌വെയർ പരിശോധന നടത്തുക.

കുറിപ്പ്: IP പാരാമീറ്റർ എഡിറ്ററിൽ തിരഞ്ഞെടുക്കുന്നതിനായി Interlaken Look-aside മോഡ് ഓപ്ഷൻ ലഭ്യമാണ്. തിരഞ്ഞെടുത്താൽ, അധികമായി file"ila_uflex" ഡയറക്‌ടറിയിൽ s ജനറേറ്റുചെയ്യും.

ദ്രുത ആരംഭ ഗൈഡ്

• ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) എഫ്‌പിജിഎ ഐപി കോർ ഒരു സിമുലേഷൻ ടെസ്റ്റ് ബെഞ്ചും ഒരു ഹാർഡ്‌വെയർ ഡിസൈനും നൽകുന്നുampകംപൈലേഷനും ഹാർഡ്‌വെയർ ടെസ്റ്റിംഗും പിന്തുണയ്ക്കുന്ന le.
• നിങ്ങൾ ഡിസൈൻ സൃഷ്ടിക്കുമ്പോൾ മുൻample, പാരാമീറ്റർ എഡിറ്റർ യാന്ത്രികമായി സൃഷ്ടിക്കുന്നു fileഹാർഡ്‌വെയറിൽ ഡിസൈൻ അനുകരിക്കാനും കംപൈൽ ചെയ്യാനും പരിശോധിക്കാനും ആവശ്യമാണ്.
• ഡിസൈൻ മുൻampഇന്റർലേക്കൻ ലുക്ക്-അസൈഡ് ഫീച്ചറിനായി le ലഭ്യമാണ്.
• ടെസ്റ്റ്ബെഞ്ചും ഡിസൈനും മുൻampഇ-ടൈൽ ഉപകരണങ്ങൾക്കായി le NRZ, PAM4 മോഡുകൾ പിന്തുണയ്ക്കുന്നു.
• ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) എഫ്പിജിഎ ഐപി കോർ ഡിസൈൻ എക്സിറ്റ് സൃഷ്ടിക്കുന്നുampലെയ്‌നുകളുടെ എണ്ണത്തിന്റെയും ഡാറ്റ നിരക്കുകളുടെയും പിന്തുണയ്‌ക്കുന്ന എല്ലാ കോമ്പിനേഷനുകൾക്കും les.

ചിത്രം 1. രൂപകല്പനയുടെ വികസന ഘട്ടങ്ങൾ Example

ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഐപി കോർ ഡിസൈൻ മുൻample ഇനിപ്പറയുന്ന സവിശേഷതകൾ പിന്തുണയ്ക്കുന്നു:

• ആന്തരിക TX മുതൽ RX വരെയുള്ള സീരിയൽ ലൂപ്പ്ബാക്ക് മോഡ്
• നിശ്ചിത വലിപ്പത്തിലുള്ള പാക്കറ്റുകൾ സ്വയമേവ സൃഷ്ടിക്കുന്നു
• അടിസ്ഥാന പാക്കറ്റ് പരിശോധന കഴിവുകൾ
• റീ-ടെസ്റ്റിംഗ് ആവശ്യത്തിനായി ഡിസൈൻ റീസെറ്റ് ചെയ്യുന്നതിന് സിസ്റ്റം കൺസോൾ ഉപയോഗിക്കാനുള്ള കഴിവ്
• PMA അഡാപ്റ്റേഷൻ

ഇന്റൽ കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഇന്റൽ, ഇന്റൽ ലോഗോ, മറ്റ് ഇന്റൽ മാർക്കുകൾ എന്നിവ ഇന്റൽ കോർപ്പറേഷന്റെയോ അതിന്റെ അനുബന്ധ സ്ഥാപനങ്ങളുടെയോ വ്യാപാരമുദ്രകളാണ്. ഇന്റലിന്റെ സ്റ്റാൻഡേർഡ് വാറന്റിക്ക് അനുസൃതമായി അതിന്റെ FPGA, അർദ്ധചാലക ഉൽപ്പന്നങ്ങളുടെ പ്രകടനം നിലവിലെ സ്പെസിഫിക്കേഷനുകളിലേക്ക് Intel വാറന്റ് ചെയ്യുന്നു, എന്നാൽ അറിയിപ്പ് കൂടാതെ ഏത് സമയത്തും ഏത് ഉൽപ്പന്നങ്ങളിലും സേവനങ്ങളിലും മാറ്റങ്ങൾ വരുത്താനുള്ള അവകാശം നിക്ഷിപ്തമാണ്. Intel രേഖാമൂലം രേഖാമൂലം സമ്മതിച്ചതല്ലാതെ ഇവിടെ വിവരിച്ചിരിക്കുന്ന ഏതെങ്കിലും വിവരങ്ങളുടെയോ ഉൽപ്പന്നത്തിന്റെയോ സേവനത്തിന്റെയോ ആപ്ലിക്കേഷനിൽ നിന്നോ ഉപയോഗത്തിൽ നിന്നോ ഉണ്ടാകുന്ന ഉത്തരവാദിത്തമോ ബാധ്യതയോ Intel ഏറ്റെടുക്കുന്നില്ല. ഏതെങ്കിലും പ്രസിദ്ധീകരിച്ച വിവരങ്ങളെ ആശ്രയിക്കുന്നതിന് മുമ്പും ഉൽപ്പന്നങ്ങൾക്കോ ​​സേവനങ്ങൾക്കോ ​​​​ഓർഡറുകൾ നൽകുന്നതിനുമുമ്പ് ഉപകരണ സവിശേഷതകളുടെ ഏറ്റവും പുതിയ പതിപ്പ് നേടുന്നതിന് ഇന്റൽ ഉപഭോക്താക്കളോട് നിർദ്ദേശിക്കുന്നു. *മറ്റ് പേരുകളും ബ്രാൻഡുകളും മറ്റുള്ളവരുടെ സ്വത്തായി അവകാശപ്പെടാം.

ചിത്രം 2. ഇന്റർലേക്കനിനായുള്ള ഹൈ-ലെവൽ ബ്ലോക്ക് ഡയഗ്രം (രണ്ടാം തലമുറ) ഡിസൈൻ എക്‌സ്ample

ബന്ധപ്പെട്ട വിവരങ്ങൾ

• ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) FPGA IP ഉപയോക്തൃ ഗൈഡ്
• ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഇന്റൽ FPGA IP റിലീസ് കുറിപ്പുകൾ

ഹാർഡ്‌വെയറും സോഫ്റ്റ്‌വെയറും

ഹാർഡ്‌വെയർ, സോഫ്റ്റ്‌വെയർ ആവശ്യകതകൾ
മുൻ പരീക്ഷിക്കാൻample ഡിസൈൻ, ഇനിപ്പറയുന്ന ഹാർഡ്‌വെയറും സോഫ്റ്റ്‌വെയറും ഉപയോഗിക്കുക:

• Intel® Quartus® Prime Pro Edition സോഫ്റ്റ്‌വെയർ
• സിസ്റ്റം കൺസോൾ
• പിന്തുണയ്ക്കുന്ന സിമുലേറ്ററുകൾ:
  • സീമെൻസ്* EDA മോഡൽസിം* SE അല്ലെങ്കിൽ QuestaSim*
  • സംഗ്രഹം* VCS*
  • Cadence* Xcelium*
• Intel Agilex® 7 F-Series Transceiver-SoC ഡെവലപ്‌മെന്റ് കിറ്റ് (AGFB014R24A2E2V)

ബന്ധപ്പെട്ട വിവരങ്ങൾ
Intel Agilex 7 F-Series Transceiver-SoC വികസന കിറ്റ് ഉപയോക്തൃ ഗൈഡ്
ഡയറക്ടറി ഘടന
ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഐപി കോർ ഡിസൈൻ മുൻample file ഡയറക്‌ടറികളിൽ ഇനിപ്പറയുന്ന ജനറേറ്റഡ് അടങ്ങിയിരിക്കുന്നു fileരൂപകൽപ്പനയ്ക്ക് വേണ്ടി sample.

ചിത്രം 3. ജനറേറ്റഡ് ഇന്റർലേക്കന്റെ ഡയറക്ടറി ഘടന (രണ്ടാം തലമുറ) ഉദാampലെ ഡിസൈൻ

ഹാർഡ്‌വെയർ കോൺഫിഗറേഷൻ, സിമുലേഷൻ, ടെസ്റ്റ് fileകൾ സ്ഥിതിചെയ്യുന്നുample_installation_dir>/uflex_ilk_0_example_design.
പട്ടിക 1. ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഐപി കോർ ഹാർഡ്‌വെയർ ഡിസൈൻ എക്‌സ്ample File വിവരണങ്ങൾ ഇവ fileൽ ഉണ്ട്ample_installation_dir>/uflex_ilk_0_example_design/ ഉദാample_design/quartus ഡയറക്ടറി.

File പേരുകൾ	വിവരണം
example_design.qpf	ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് file.
example_design.qsf	ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് ക്രമീകരണങ്ങൾ file
example_design.sdc ജെtag_timing_template.sdc	സംഗ്രഹം ഡിസൈൻ നിയന്ത്രണം file. നിങ്ങളുടെ സ്വന്തം ഡിസൈനിനായി നിങ്ങൾക്ക് പകർത്താനും പരിഷ്ക്കരിക്കാനും കഴിയും.
sysconsole_testbench.tcl	പ്രധാന file സിസ്റ്റം കൺസോൾ ആക്സസ് ചെയ്യുന്നതിന്

പട്ടിക 2. ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഐപി കോർ ടെസ്റ്റ്ബെഞ്ച് File വിവരണം
ഇത് file ൽ ആണ്ample_installation_dir>/uflex_ilk_0_example_design/ ഉദാample_design/rtl ഡയറക്ടറി.

File പേര്	വിവരണം
top_tb.sv	ഉയർന്ന തലത്തിലുള്ള ടെസ്റ്റ് ബെഞ്ച് file.

പട്ടിക 3. ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഐപി കോർ ടെസ്റ്റ്ബെഞ്ച് സ്ക്രിപ്റ്റുകൾ
ഇവ fileൽ ഉണ്ട്ample_installation_dir>/uflex_ilk_0_example_design/ ഉദാample_design/testbench ഡയറക്ടറി.

File പേര്	വിവരണം
vcstest.sh	ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള വിസിഎസ് സ്ക്രിപ്റ്റ്.
vlog_pro.do	ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള മോഡൽസിം എസ്ഇ അല്ലെങ്കിൽ ക്വെസ്റ്റാസിം സ്ക്രിപ്റ്റ്.
xcelium.sh	ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള Xcelium സ്ക്രിപ്റ്റ്.

ഹാർഡ്‌വെയർ ഡിസൈൻ എക്സിampലെ ഘടകങ്ങൾ

• മുൻample ഡിസൈൻ സിസ്റ്റത്തെയും PLL റഫറൻസ് ക്ലോക്കുകളെയും ആവശ്യമായ ഡിസൈൻ ഘടകങ്ങളെയും ബന്ധിപ്പിക്കുന്നു. മുൻample ഡിസൈൻ ആന്തരിക ലൂപ്പ്ബാക്ക് മോഡിൽ IP കോർ കോൺഫിഗർ ചെയ്യുകയും IP കോർ TX ഉപയോക്തൃ ഡാറ്റാ ട്രാൻസ്ഫർ ഇന്റർഫേസിൽ പാക്കറ്റുകൾ സൃഷ്ടിക്കുകയും ചെയ്യുന്നു. IP കോർ ഈ പാക്കറ്റുകളെ ട്രാൻസ്‌സിവർ വഴി ആന്തരിക ലൂപ്പ്ബാക്ക് പാതയിലേക്ക് അയയ്ക്കുന്നു.
• ഐപി കോർ റിസീവർ ലൂപ്പ്ബാക്ക് പാതയിൽ പാക്കറ്റുകൾ സ്വീകരിച്ച ശേഷം, അത് പ്രോസസ്സ് ചെയ്യുന്നു
• ഇന്റർലേക്കൺ പാക്കറ്റുകളും അവ RX ഉപയോക്തൃ ഡാറ്റാ ട്രാൻസ്ഫർ ഇന്റർഫേസിൽ സംപ്രേഷണം ചെയ്യുന്നു. മുൻampപാക്കറ്റുകൾ സ്വീകരിച്ചതും കൈമാറിയതും പൊരുത്തപ്പെടുന്നുണ്ടോയെന്ന് le ഡിസൈൻ പരിശോധിക്കുന്നു.
• ഹാർഡ്‌വെയർ മുൻample ഡിസൈനിൽ ബാഹ്യ PLL-കൾ ഉൾപ്പെടുന്നു. നിങ്ങൾക്ക് വ്യക്തമായ വാചകം പരിശോധിക്കാം fileഎസ് വരെ view sampഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) FPGA IP-ലേക്ക് ബാഹ്യ PLL-കളെ ബന്ധിപ്പിക്കുന്നതിന് സാധ്യമായ ഒരു രീതി നടപ്പിലാക്കുന്ന കോഡ്.
• ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഹാർഡ്‌വെയർ ഡിസൈൻ മുൻample ഇനിപ്പറയുന്ന ഘടകങ്ങൾ ഉൾക്കൊള്ളുന്നു:
  • ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) FPGA IP
  • പാക്കറ്റ് ജനറേറ്ററും പാക്കറ്റ് ചെക്കറും
  • JTAG സിസ്റ്റം കൺസോളുമായി ആശയവിനിമയം നടത്തുന്ന കൺട്രോളർ. സിസ്റ്റം കൺസോൾ വഴി നിങ്ങൾ ക്ലയന്റ് ലോജിക്കുമായി ആശയവിനിമയം നടത്തുന്നു.

ചിത്രം 4. ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഹാർഡ്‌വെയർ ഡിസൈൻ എക്സ്ampഇ-ടൈൽ NRZ മോഡ് വ്യതിയാനങ്ങൾക്കുള്ള ഹൈ ലെവൽ ബ്ലോക്ക് ഡയഗ്രം

ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഹാർഡ്‌വെയർ ഡിസൈൻ മുൻampഒരു ഇ-ടൈൽ PAM4 മോഡ് വ്യതിയാനങ്ങൾ ലക്ഷ്യമിടുന്നതിന് IO PLL സൃഷ്ടിക്കുന്ന ഒരു അധിക ക്ലോക്ക് mac_clkin ആവശ്യമാണ്. pll_ref_clk ഡ്രൈവ് ചെയ്യുന്ന അതേ റഫറൻസ് ക്ലോക്ക് തന്നെ ഈ PLL ഉപയോഗിക്കണം.
ചിത്രം 5. ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഹാർഡ്‌വെയർ ഡിസൈൻ എക്സ്ampഇ-ടൈൽ PAM4 മോഡ് വ്യതിയാനങ്ങൾക്കുള്ള ഹൈ ലെവൽ ബ്ലോക്ക് ഡയഗ്രം

ഇ-ടൈൽ PAM4 മോഡ് വ്യതിയാനങ്ങൾക്കായി, PAM4 പാരാമീറ്ററിനായി നിങ്ങൾ ഉപയോഗിക്കാത്ത ട്രാൻസ്‌സിവർ ചാനലുകൾ സംരക്ഷിക്കുന്നത് പ്രവർത്തനക്ഷമമാക്കുമ്പോൾ, ഒരു അധിക റഫറൻസ് ക്ലോക്ക് പോർട്ട് ചേർക്കുന്നു (pll_ref_clk [1]). IP പാരാമീറ്റർ എഡിറ്ററിൽ (സംരക്ഷിത ചാനലുകൾക്കുള്ള റഫറൻസ് ക്ലോക്ക് ഫ്രീക്വൻസി) നിർവചിച്ചിരിക്കുന്ന അതേ ആവൃത്തിയിൽ ഈ പോർട്ട് ഡ്രൈവ് ചെയ്യണം. PAM4 നായുള്ള ഉപയോഗിക്കാത്ത ട്രാൻസ്‌സിവർ ചാനലുകൾ സംരക്ഷിക്കുക എന്നത് ഓപ്ഷണലാണ്. ഡിസൈൻ ജനറേഷനായി നിങ്ങൾ Intel Stratix® 10 അല്ലെങ്കിൽ Intel Agilex 7 ഡെവലപ്‌മെന്റ് കിറ്റ് തിരഞ്ഞെടുക്കുമ്പോൾ ഈ ക്ലോക്കിന് നൽകിയിരിക്കുന്ന പിൻ, അനുബന്ധ നിയന്ത്രണങ്ങൾ QSF-ൽ ദൃശ്യമാകും.
കുറിപ്പ്: ഡിസൈനിനായി മുൻample സിമുലേഷൻ, ടെസ്റ്റ്ബെഞ്ച് എപ്പോഴും pll_ref_clk[0], pll_ref_clk[1] എന്നിവയ്‌ക്കും ഒരേ ആവൃത്തി നിർവചിക്കുന്നു.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
Intel Agilex 7 F-Series Transceiver-SoC വികസന കിറ്റ് ഉപയോക്തൃ ഗൈഡ്

ഡിസൈൻ സൃഷ്ടിക്കുന്നു
ചിത്രം 6. നടപടിക്രമം

ഹാർഡ്‌വെയർ എക്‌സ് സൃഷ്‌ടിക്കാൻ ഈ ഘട്ടങ്ങൾ പാലിക്കുകampലെ ഡിസൈനും ടെസ്റ്റ്ബെഞ്ചും:

1. Intel Quartus Prime Pro Edition സോഫ്റ്റ്‌വെയറിൽ ക്ലിക്ക് ചെയ്യുക File ➤ ഒരു പുതിയ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്‌റ്റ് സൃഷ്‌ടിക്കാൻ പുതിയ പ്രോജക്റ്റ് വിസാർഡ്, അല്ലെങ്കിൽ ക്ലിക്ക് ചെയ്യുക File ➤ നിലവിലുള്ള ഒരു ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് തുറക്കാൻ പ്രോജക്റ്റ് തുറക്കുക. ഒരു ഉപകരണം വ്യക്തമാക്കാൻ വിസാർഡ് നിങ്ങളോട് ആവശ്യപ്പെടുന്നു.
2. ഉപകരണ കുടുംബം Intel Agilex 7 വ്യക്തമാക്കുകയും നിങ്ങളുടെ ഡിസൈനിനായി ഉപകരണം തിരഞ്ഞെടുക്കുക.
3. ഐപി കാറ്റലോഗിൽ, ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഇന്റൽ എഫ്പിജിഎ ഐപി കണ്ടെത്തി ഡബിൾ ക്ലിക്ക് ചെയ്യുക. പുതിയ ഐപി വേരിയന്റ് വിൻഡോ ദൃശ്യമാകുന്നു.
4. ഒരു ഉയർന്ന തലത്തിലുള്ള പേര് വ്യക്തമാക്കുക നിങ്ങളുടെ ഇഷ്‌ടാനുസൃത IP വ്യതിയാനത്തിന്. പാരാമീറ്റർ എഡിറ്റർ IP വേരിയേഷൻ ക്രമീകരണങ്ങൾ a-ൽ സംരക്ഷിക്കുന്നു file പേരിട്ടു .ip.
5. ശരി ക്ലിക്ക് ചെയ്യുക. പാരാമീറ്റർ എഡിറ്റർ ദൃശ്യമാകുന്നു.
   ചിത്രം 7. Exampഇന്റർലേക്കനിലെ ഡിസൈൻ ടാബ് (രണ്ടാം തലമുറ) Intel FPGA IP പാരാമീറ്റർ എഡിറ്റർ
6. IP ടാബിൽ, നിങ്ങളുടെ IP കോർ വ്യതിയാനത്തിനായുള്ള പരാമീറ്ററുകൾ വ്യക്തമാക്കുക.
7. നിങ്ങളുടെ ഇ-ടൈൽ ഉപകരണ വ്യതിയാനങ്ങൾക്കായി PMA അഡാപ്റ്റേഷൻ ഉപയോഗിക്കാൻ നിങ്ങൾ ആഗ്രഹിക്കുന്നുവെങ്കിൽ PMA അഡാപ്റ്റേഷൻ ടാബിൽ PMA അഡാപ്റ്റേഷൻ പാരാമീറ്ററുകൾ വ്യക്തമാക്കുക. ഈ ഘട്ടം ഓപ്ഷണൽ ആണ്:
   • അഡാപ്റ്റേഷൻ ലോഡ് സോഫ്റ്റ് ഐപി ഓപ്ഷൻ പ്രാപ്തമാക്കുക തിരഞ്ഞെടുക്കുക.
   • കുറിപ്പ്: PMA അഡാപ്റ്റേഷൻ പ്രവർത്തനക്ഷമമാക്കുമ്പോൾ, IP ടാബിൽ നേറ്റീവ് PHY ഡീബഗ് മാസ്റ്റർ എൻഡ്‌പോയിന്റ് (NPDME) ഓപ്‌ഷൻ നിങ്ങൾ പ്രാപ്‌തമാക്കണം.
   • PMA അഡാപ്റ്റേഷനായി ഒരു PMA അഡാപ്റ്റേഷൻ പ്രീസെറ്റ് തിരഞ്ഞെടുക്കുക പാരാമീറ്റർ തിരഞ്ഞെടുക്കുക.
   • പ്രാരംഭവും തുടർച്ചയായതുമായ അഡാപ്റ്റേഷൻ പാരാമീറ്ററുകൾ ലോഡുചെയ്യാൻ PMA അഡാപ്റ്റേഷൻ പ്രീലോഡ് ക്ലിക്ക് ചെയ്യുക.
   • PMA കോൺഫിഗറേഷൻ പാരാമീറ്ററിന്റെ എണ്ണം ഉപയോഗിച്ച് ഒന്നിലധികം PMA കോൺഫിഗറേഷനുകൾ പ്രവർത്തനക്ഷമമാക്കുമ്പോൾ പിന്തുണയ്ക്കുന്ന PMA കോൺഫിഗറേഷനുകളുടെ എണ്ണം വ്യക്തമാക്കുക.
   • ഏത് പിഎംഎ കോൺഫിഗറേഷനാണ് ലോഡ് ചെയ്യേണ്ടത് അല്ലെങ്കിൽ സംഭരിക്കേണ്ടതെന്ന് തിരഞ്ഞെടുക്കുക, ലോഡുചെയ്യുന്നതിനോ സംഭരിക്കുന്നതിനോ ഒരു പിഎംഎ കോൺഫിഗറേഷൻ തിരഞ്ഞെടുക്കുക.
   • തിരഞ്ഞെടുത്ത PMA കോൺഫിഗറേഷൻ ക്രമീകരണങ്ങൾ ലോഡുചെയ്യുന്നതിന് തിരഞ്ഞെടുത്ത PMA കോൺഫിഗറേഷനിൽ നിന്ന് ലോഡ് അഡാപ്റ്റേഷൻ ക്ലിക്ക് ചെയ്യുക.
   • PMA അഡാപ്റ്റേഷൻ പാരാമീറ്ററുകളെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക്, ഇ-ടൈൽ കാണുക
     ട്രാൻസ്‌സിവർ PHY ഉപയോക്തൃ ഗൈഡ്.
8. എക്സിയിൽampലെ ഡിസൈൻ ടാബ്, ടെസ്റ്റ്ബെഞ്ച് ജനറേറ്റ് ചെയ്യുന്നതിനുള്ള സിമുലേഷൻ ഓപ്ഷൻ തിരഞ്ഞെടുക്കുക, കൂടാതെ ഹാർഡ്‌വെയർ എക്‌സ് സൃഷ്‌ടിക്കാൻ സിന്തസിസ് ഓപ്ഷൻ തിരഞ്ഞെടുക്കുകampലെ ഡിസൈൻ.
   • കുറിപ്പ്: നിങ്ങൾ സിമുലേഷൻ അല്ലെങ്കിൽ സിന്തസിസ് ഓപ്‌ഷനുകളിൽ ഒരെണ്ണമെങ്കിലും തിരഞ്ഞെടുക്കണംampലെ ഡിസൈൻ Files.
9. ജനറേറ്റഡ് എച്ച്ഡിഎൽ ഫോർമാറ്റിനായി, വെരിലോഗ് അല്ലെങ്കിൽ വിഎച്ച്ഡിഎൽ തിരഞ്ഞെടുക്കുക.
10. ടാർഗെറ്റ് ഡെവലപ്‌മെന്റ് കിറ്റിന് അനുയോജ്യമായ ഓപ്ഷൻ തിരഞ്ഞെടുക്കുക.
    • കുറിപ്പ്: AGFA7 അല്ലെങ്കിൽ AGFA7 എന്നതിൽ ആരംഭിക്കുന്ന Intel Agilex 012 ഉപകരണത്തിന്റെ പേര് നിങ്ങളുടെ പ്രോജക്റ്റ് വ്യക്തമാക്കുമ്പോൾ മാത്രമേ Intel Agilex 014 F-Series Transceiver SoC ഡെവലപ്‌മെന്റ് കിറ്റ് ഓപ്ഷൻ ലഭ്യമാകൂ. നിങ്ങൾ ഡെവലപ്‌മെന്റ് കിറ്റ് ഓപ്‌ഷൻ തിരഞ്ഞെടുക്കുമ്പോൾ, പിൻ അസൈൻമെന്റുകൾ Intel Agilex 7 ഡെവലപ്‌മെന്റ് കിറ്റ് ഉപകരണത്തിന്റെ ഭാഗം നമ്പർ AGFB014R24A2E2V അനുസരിച്ചാണ് സജ്ജീകരിച്ചിരിക്കുന്നത്, നിങ്ങളുടെ തിരഞ്ഞെടുത്ത ഉപകരണത്തിൽ നിന്ന് വ്യത്യസ്തമായേക്കാം. നിങ്ങൾ മറ്റൊരു പിസിബിയിൽ ഹാർഡ്‌വെയറിൽ ഡിസൈൻ പരീക്ഷിക്കാൻ ഉദ്ദേശിക്കുന്നുവെങ്കിൽ, ഒന്നുമില്ല ഓപ്ഷൻ തിരഞ്ഞെടുത്ത് .qsf-ൽ ഉചിതമായ പിൻ അസൈൻമെന്റുകൾ നടത്തുക. file.
11. Ex Generate ക്ലിക്ക് ചെയ്യുകampലെ ഡിസൈൻ. സെലക്ട് എക്സിample ഡിസൈൻ ഡയറക്ടറി വിൻഡോ ദൃശ്യമാകുന്നു.
12. നിങ്ങൾക്ക് ഡിസൈൻ പരിഷ്കരിക്കണമെങ്കിൽ മുൻample ഡയറക്ടറി പാത്ത് അല്ലെങ്കിൽ പ്രദർശിപ്പിച്ച സ്ഥിരസ്ഥിതികളിൽ നിന്നുള്ള പേര് (uflex_ilk_0_example_design), പുതിയ പാതയിലേക്ക് ബ്രൗസ് ചെയ്ത് പുതിയ ഡിസൈൻ ടൈപ്പ് ചെയ്യുകample ഡയറക്ടറിയുടെ പേര്.
13. ശരി ക്ലിക്ക് ചെയ്യുക.

ബന്ധപ്പെട്ട വിവരങ്ങൾ

• Intel Agilex 7 F-Series Transceiver-SoC വികസന കിറ്റ് ഉപയോക്തൃ ഗൈഡ്
• ഇ-ടൈൽ ട്രാൻസ്‌സിവർ PHY ഉപയോക്തൃ ഗൈഡ്

ഡിസൈൻ എക്സിമുലേറ്റിംഗ്ampലെ ടെസ്റ്റ്ബെഞ്ച്
ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഹാർഡ്‌വെയർ ഡിസൈൻ എക്സ് കാണുകample ഹൈ ലെവൽ ബ്ലോക്ക് ഇ-ടൈൽ NRZ മോഡ് വേരിയേഷനുകൾക്കും ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഹാർഡ്‌വെയർ ഡിസൈൻ എക്സ്ampഇ-ടൈൽ PAM4 മോഡ് വേരിയേഷനുകൾക്കായുള്ള ഹൈ ലെവൽ ബ്ലോക്ക് സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ചിന്റെ ഡയഗ്രമുകൾ തടയുന്നു.
ചിത്രം 8. നടപടിക്രമം

ടെസ്റ്റ് ബെഞ്ച് അനുകരിക്കാൻ ഈ ഘട്ടങ്ങൾ പാലിക്കുക:

1. കമാൻഡ് പ്രോംപ്റ്റിൽ, ടെസ്റ്റ്ബെഞ്ച് സിമുലേഷൻ ഡയറക്ടറിയിലേക്ക് മാറ്റുക. ഡയറക്ടറി ആണ്ample_installation_dir>/ഉദാampIntel Agilex 7 ഉപകരണങ്ങൾക്കുള്ള le_design/ testbench.
2. നിങ്ങൾക്ക് ഇഷ്ടമുള്ള പിന്തുണയുള്ള സിമുലേറ്ററിനായി സിമുലേഷൻ സ്ക്രിപ്റ്റ് പ്രവർത്തിപ്പിക്കുക. സ്ക്രിപ്റ്റ് കംപൈൽ ചെയ്യുകയും സിമുലേറ്ററിൽ ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുകയും ചെയ്യുന്നു. സിമുലേഷൻ പൂർത്തിയായതിന് ശേഷം SOP, EOP കൗണ്ടുകൾ പൊരുത്തപ്പെടുന്നുണ്ടോയെന്ന് നിങ്ങളുടെ സ്‌ക്രിപ്റ്റ് പരിശോധിക്കണം. സിമുലേഷൻ പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള ഘട്ടങ്ങൾ പട്ടിക കാണുക.

പട്ടിക 4. സിമുലേഷൻ പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള ഘട്ടങ്ങൾ

സിമുലേറ്റർ	നിർദ്ദേശങ്ങൾ
മോഡൽസിം എസ്ഇ അല്ലെങ്കിൽ ക്വെസ്റ്റാസിം	കമാൻഡ് ലൈനിൽ, -do vlog_pro.do എന്ന് ടൈപ്പ് ചെയ്യുക ModelSim GUI കൊണ്ടുവരാതെ അനുകരിക്കാൻ നിങ്ങൾ ആഗ്രഹിക്കുന്നുവെങ്കിൽ, vsim -c -do vlog_pro.do എന്ന് ടൈപ്പ് ചെയ്യുക
വി.സി.എസ്	കമാൻഡ് ലൈനിൽ, sh vcstest.sh എന്ന് ടൈപ്പ് ചെയ്യുക
എക്സെലിയം	കമാൻഡ് ലൈനിൽ, sh xcelium.sh എന്ന് ടൈപ്പ് ചെയ്യുക

ഫലങ്ങൾ വിശകലനം ചെയ്യുക. വിജയകരമായ ഒരു സിമുലേഷൻ പാക്കറ്റുകൾ അയയ്ക്കുകയും സ്വീകരിക്കുകയും ചെയ്യുന്നു, കൂടാതെ "ടെസ്റ്റ് പാസായി" പ്രദർശിപ്പിക്കുകയും ചെയ്യുന്നു.
ഡിസൈനിനായുള്ള ടെസ്റ്റ്ബെഞ്ച് മുൻample ഇനിപ്പറയുന്ന ജോലികൾ പൂർത്തിയാക്കുന്നു:

• ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഇന്റൽ എഫ്പിജിഎ ഐപി തൽക്ഷണം നൽകുന്നു.
• PHY സ്റ്റാറ്റസ് പ്രിന്റ് ചെയ്യുന്നു.
• മെറ്റാഫ്രെയിം സിൻക്രൊണൈസേഷനും (SYNC_LOCK) വേഡ് (ബ്ലോക്ക്) അതിരുകളും (WORD_LOCK) പരിശോധിക്കുന്നു.
• വ്യക്തിഗത പാതകൾ പൂട്ടുന്നതിനും വിന്യസിക്കുന്നതിനും വേണ്ടി കാത്തിരിക്കുന്നു.
• പാക്കറ്റുകൾ കൈമാറാൻ തുടങ്ങുന്നു.
• പാക്കറ്റ് സ്ഥിതിവിവരക്കണക്കുകൾ പരിശോധിക്കുന്നു:
  • CRC24 പിശകുകൾ
  • എസ്ഒപികൾ
  • ഇഒപികൾ

ഇനിപ്പറയുന്ന എസ്ampഇന്റർലേക്കൻ മോഡിൽ വിജയകരമായ സിമുലേഷൻ ടെസ്റ്റ് റൺ le ഔട്ട്പുട്ട് വ്യക്തമാക്കുന്നു:

കുറിപ്പ്: ഇന്റർലേക്കൻ ഡിസൈൻ മുൻampലെ സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് 100 പാക്കറ്റുകൾ അയയ്ക്കുകയും 100 പാക്കറ്റുകൾ സ്വീകരിക്കുകയും ചെയ്യുന്നു. ഇനിപ്പറയുന്ന എസ്ampഇന്റർലേക്കൻ ലുക്ക്-അസൈഡ് മോഡിൽ വിജയകരമായ സിമുലേഷൻ ടെസ്റ്റ് റൺ le ഔട്ട്പുട്ട് വ്യക്തമാക്കുന്നു:

കുറിപ്പ്: ഇന്റർലേക്കൻ ലുക്ക്‌സൈഡ് ഡിസൈനിൽ ഓരോ ലെയ്‌നും പാക്കറ്റുകളുടെ എണ്ണം (എസ്‌ഒ‌പികളും ഇ‌ഒ‌പികളും) വ്യത്യാസപ്പെടുന്നു.ampലെ സിമുലേഷൻ എസ്ampലെ ഔട്ട്പുട്ട്.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
ഹാർഡ്‌വെയർ ഡിസൈൻ എക്സിamp6 പേജിലെ ഘടകങ്ങൾ

ഡിസൈൻ കംപൈൽ ചെയ്യുകയും കോൺഫിഗർ ചെയ്യുകയും ചെയ്യുന്നു Exampഹാർഡ്‌വെയറിൽ le
ചിത്രം 9. നടപടിക്രമം

ഹാർഡ്‌വെയറിൽ ഒരു ഡെമോൺസ്‌ട്രേഷൻ ടെസ്റ്റ് കംപൈൽ ചെയ്യുന്നതിനും പ്രവർത്തിപ്പിക്കുന്നതിനും മുൻampഡിസൈൻ, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:

1. ഹാർഡ്‌വെയർ മുൻ ഉറപ്പാക്കുകampഡിസൈൻ ജനറേഷൻ പൂർത്തിയായി.
2. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിൽ, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് തുറക്കുകample_installation_dir>/ഉദാample_design/quartus/ example_design.qpf>.
3. പ്രോസസ്സിംഗ് മെനുവിൽ, സമാഹാരം ആരംഭിക്കുക ക്ലിക്കുചെയ്യുക.
4. വിജയകരമായ സമാഹാരത്തിന് ശേഷം, a .sof file നിങ്ങളുടെ നിർദ്ദിഷ്ട ഡയറക്ടറിയിൽ ലഭ്യമാണ്. ഹാർഡ്‌വെയർ എക്‌സ് പ്രോഗ്രാം ചെയ്യുന്നതിന് ഈ ഘട്ടങ്ങൾ പാലിക്കുകampIntel Agilex 7 ഉപകരണത്തിൽ le ഡിസൈൻ:
   • എ. Intel Agilex 7 F-Series Transceiver-SoC ഡെവലപ്‌മെന്റ് കിറ്റ് ഹോസ്റ്റ് കമ്പ്യൂട്ടറുമായി ബന്ധിപ്പിക്കുക.
   • ബി. ഡെവലപ്‌മെന്റ് കിറ്റിന്റെ ഭാഗമായ ക്ലോക്ക് കൺട്രോൾ ആപ്ലിക്കേഷൻ സമാരംഭിക്കുക, ഡിസൈൻ എക്‌സിക്കായി പുതിയ ഫ്രീക്വൻസികൾ സജ്ജമാക്കുകample. ക്ലോക്ക് കൺട്രോൾ ആപ്ലിക്കേഷനിലെ ഫ്രീക്വൻസി ക്രമീകരണം ചുവടെയുണ്ട്:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- നിങ്ങളുടെ ഡിസൈൻ ആവശ്യകത അനുസരിച്ച് pll_ref_clk(1) മൂല്യത്തിലേക്ക് സജ്ജമാക്കുക.
   • സി. ടൂൾസ് മെനുവിൽ, പ്രോഗ്രാമർ ക്ലിക്ക് ചെയ്യുക.
   • ഡി. പ്രോഗ്രാമറിൽ, ഹാർഡ്‌വെയർ സെറ്റപ്പ് ക്ലിക്ക് ചെയ്യുക.
   • ഇ. ഒരു പ്രോഗ്രാമിംഗ് ഉപകരണം തിരഞ്ഞെടുക്കുക.
   • എഫ്. Intel Agilex 7 F-Series Transceiver-SoC ഡവലപ്‌മെന്റ് കിറ്റ് തിരഞ്ഞെടുത്ത് ചേർക്കുക, അതിൽ നിങ്ങളുടെ Intel Quartus Prime സെഷൻ കണക്റ്റുചെയ്യാനാകും.
   • ജി. മോഡ് J ആയി സജ്ജീകരിച്ചിട്ടുണ്ടെന്ന് ഉറപ്പാക്കുകTAG.
   • എച്ച്. Intel Agilex 7 ഉപകരണം തിരഞ്ഞെടുത്ത് ഉപകരണം ചേർക്കുക ക്ലിക്കുചെയ്യുക. നിങ്ങളുടെ ബോർഡിലെ ഉപകരണങ്ങൾ തമ്മിലുള്ള കണക്ഷനുകളുടെ ഒരു ബ്ലോക്ക് ഡയഗ്രം പ്രോഗ്രാമർ പ്രദർശിപ്പിക്കുന്നു.
   • ഐ. നിങ്ങളുടെ .sof ഉള്ള വരിയിൽ, .sof എന്നതിനായുള്ള ബോക്‌സ് ചെക്ക് ചെയ്യുക.
   • ജെ. പ്രോഗ്രാം/കോൺഫിഗർ കോളത്തിലെ ബോക്സ് ചെക്കുചെയ്യുക.
   • കെ. ആരംഭിക്കുക ക്ലിക്ക് ചെയ്യുക.

ബന്ധപ്പെട്ട വിവരങ്ങൾ

• പേജ് 0-ൽ ഇന്റൽ FPGA ഉപകരണങ്ങൾ പ്രോഗ്രാമിംഗ്
• സിസ്റ്റം കൺസോൾ ഉപയോഗിച്ച് ഡിസൈനുകൾ വിശകലനം ചെയ്യുകയും ഡീബഗ്ഗിംഗ് ചെയ്യുകയും ചെയ്യുന്നു
• Intel Agilex 7 F-Series Transceiver-SoC വികസന കിറ്റ് ഉപയോക്തൃ ഗൈഡ്

ഹാർഡ്‌വെയർ ഡിസൈൻ പരീക്ഷിക്കുന്നു Example
നിങ്ങൾ ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഇന്റൽ എഫ്പിജിഎ ഐപി കോർ ഡിസൈൻ കംപൈൽ ചെയ്ത ശേഷംampനിങ്ങളുടെ ഉപകരണം കോൺഫിഗർ ചെയ്യുക, IP കോറും അതിന്റെ ഉൾച്ചേർത്ത നേറ്റീവ് PHY IP കോർ രജിസ്റ്ററുകളും പ്രോഗ്രാം ചെയ്യുന്നതിന് നിങ്ങൾക്ക് സിസ്റ്റം കൺസോൾ ഉപയോഗിക്കാം.

സിസ്റ്റം കൺസോൾ കൊണ്ടുവരുന്നതിനും മുൻ ഹാർഡ്‌വെയർ ഡിസൈൻ പരീക്ഷിക്കുന്നതിനും ഈ ഘട്ടങ്ങൾ പാലിക്കുകampLe:

1. Intel Quartus Prime Pro Edition സോഫ്‌റ്റ്‌വെയറിൽ, ടൂൾസ് മെനുവിൽ, സിസ്റ്റം ഡീബഗ്ഗിംഗ് ടൂളുകൾ ➤ സിസ്റ്റം കൺസോൾ ക്ലിക്ക് ചെയ്യുക.
2. എന്നതിലേക്ക് മാറ്റുകample_installation_dir>ഉദാample_design/ hwtest ഡയറക്ടറി.
3. ഒരു കണക്ഷൻ തുറക്കാൻ ജെTAG മാസ്റ്റർ, ഇനിപ്പറയുന്ന കമാൻഡ് ടൈപ്പ് ചെയ്യുക: source sysconsole_testbench.tcl
4. ഇനിപ്പറയുന്ന ഡിസൈൻ മുൻ ഉപയോഗിച്ച് നിങ്ങൾക്ക് ആന്തരിക സീരിയൽ ലൂപ്പ്ബാക്ക് മോഡ് ഓണാക്കാനാകുംample കമാൻഡുകൾ:
   • എ. സ്ഥിതിവിവരക്കണക്ക്: പൊതുവായ സ്റ്റാറ്റസ് വിവരങ്ങൾ അച്ചടിക്കുന്നു.
   • ബി. sys_reset: സിസ്റ്റം റീസെറ്റ് ചെയ്യുന്നു.
   • സി. loop_on: ആന്തരിക സീരിയൽ ലൂപ്പ്ബാക്ക് ഓണാക്കുന്നു.
   • ഡി. run_example_design: മുൻ ഡിസൈൻ പ്രവർത്തിപ്പിക്കുന്നുample.
   • കുറിപ്പ്: run_ex-ന് മുമ്പ് നിങ്ങൾ loop_on കമാൻഡ് പ്രവർത്തിപ്പിക്കണംample_design കമാൻഡ്. റൺ_എക്സ്ample_design ഇനിപ്പറയുന്ന കമാൻഡുകൾ ഒരു ക്രമത്തിൽ പ്രവർത്തിപ്പിക്കുന്നു: sys_reset->stat->gen_on->stat->gen_off.
   • കുറിപ്പ്: നിങ്ങൾ പ്രവർത്തനക്ഷമമാക്കുക അഡാപ്റ്റേഷൻ ലോഡ് സോഫ്റ്റ് ഐപി ഓപ്ഷൻ തിരഞ്ഞെടുക്കുമ്പോൾ, run_examprun_load_PMA_configuration കമാൻഡ് പ്രവർത്തിപ്പിച്ച് le_design കമാൻഡ് RX വശത്ത് പ്രാരംഭ അഡാപ്റ്റേഷൻ കാലിബ്രേഷൻ നടത്തുന്നു.
5. ഇനിപ്പറയുന്ന ഡിസൈൻ മുൻ ഉപയോഗിച്ച് നിങ്ങൾക്ക് ആന്തരിക സീരിയൽ ലൂപ്പ്ബാക്ക് മോഡ് ഓഫ് ചെയ്യാംample കമാൻഡ്:
   • എ. loop_off: ആന്തരിക സീരിയൽ ലൂപ്പ്ബാക്ക് ഓഫ് ചെയ്യുന്നു.
6. ഇനിപ്പറയുന്ന അധിക ഡിസൈൻ ഉപയോഗിച്ച് നിങ്ങൾക്ക് IP കോർ പ്രോഗ്രാം ചെയ്യാംample കമാൻഡുകൾ:
   • എ. gen_on: പാക്കറ്റ് ജനറേറ്റർ പ്രവർത്തനക്ഷമമാക്കുന്നു.
   • ബി. gen_off: പാക്കറ്റ് ജനറേറ്റർ പ്രവർത്തനരഹിതമാക്കുന്നു.
   • സി. run_test_loop: ടെസ്റ്റ് പ്രവർത്തിപ്പിക്കുന്നു ഇ-ടൈൽ NRZ, PAM4 വ്യതിയാനങ്ങൾക്കുള്ള സമയങ്ങൾ.
   • ഡി. clear_err: എല്ലാ സ്റ്റിക്കി പിശക് ബിറ്റുകളും മായ്‌ക്കുന്നു.
   • ഇ. set_test_mode : ഒരു നിർദ്ദിഷ്‌ട മോഡിൽ പ്രവർത്തിപ്പിക്കുന്നതിന് ടെസ്റ്റ് സജ്ജീകരിക്കുന്നു.
   • എഫ്. get_test_mode: നിലവിലെ ടെസ്റ്റ് മോഡ് പ്രിന്റ് ചെയ്യുന്നു.
   • ജി. set_burst_size : ബൈറ്റുകളിൽ ബർസ്റ്റ് സൈസ് സജ്ജീകരിക്കുന്നു.
   • എച്ച്. get_burst_size: പ്രിന്റുകൾ ബർസ്റ്റ് സൈസ് വിവരങ്ങൾ.

വിജയകരമായ പരീക്ഷണം HW_TEST:PASS സന്ദേശം പ്രിന്റ് ചെയ്യുന്നു. ഒരു പരീക്ഷണ ഓട്ടത്തിനുള്ള പാസിംഗ് മാനദണ്ഡം ചുവടെ:

• CRC32, CRC24, ചെക്കർ എന്നിവയ്‌ക്കായി പിശകുകളൊന്നുമില്ല.
• കൈമാറ്റം ചെയ്യപ്പെട്ട SOP-കളും EOP-കളും സ്വീകരിച്ചതുമായി പൊരുത്തപ്പെടണം.

ഇനിപ്പറയുന്ന എസ്ampഇന്റർലേക്കൻ മോഡിൽ ഒരു വിജയകരമായ പരീക്ഷണ ഓട്ടം le ഔട്ട്പുട്ട് വ്യക്തമാക്കുന്നു:

വിജയകരമായ ടെസ്റ്റ് പ്രിന്റുകൾ HW_TEST : PASS സന്ദേശം. ഒരു പരീക്ഷണ ഓട്ടത്തിനുള്ള പാസിംഗ് മാനദണ്ഡം ചുവടെ:

• CRC32, CRC24, ചെക്കർ എന്നിവയ്‌ക്കായി പിശകുകളൊന്നുമില്ല.
• കൈമാറ്റം ചെയ്യപ്പെട്ട SOP-കളും EOP-കളും സ്വീകരിച്ചതുമായി പൊരുത്തപ്പെടണം.

ഇനിപ്പറയുന്ന എസ്ampഇന്റർലേക്കൻ ലുക്ക്‌സൈഡ് മോഡിൽ വിജയകരമായ ഒരു പരീക്ഷണ ഓട്ടം le ഔട്ട്‌പുട്ട് വ്യക്തമാക്കുന്നു:

ഡിസൈൻ എക്സിample വിവരണം

ഡിസൈൻ മുൻample ഇന്റർലേക്കൻ ഐപി കോറിന്റെ പ്രവർത്തനക്ഷമത കാണിക്കുന്നു.

ബന്ധപ്പെട്ട വിവരങ്ങൾ
ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) FPGA IP ഉപയോക്തൃ ഗൈഡ്

ഡിസൈൻ എക്സിampലെ പെരുമാറ്റം
ഹാർഡ്‌വെയറിൽ ഡിസൈൻ പരിശോധിക്കുന്നതിന്, സിസ്റ്റം കൺസോളിൽ ഇനിപ്പറയുന്ന കമാൻഡുകൾ ടൈപ്പ് ചെയ്യുക::

1. സജ്ജീകരണത്തിന്റെ ഉറവിടം file:
   • % ഉറവിടംample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
2. ടെസ്റ്റ് പ്രവർത്തിപ്പിക്കുക:
   • % run_example_design
3. ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഹാർഡ്‌വെയർ ഡിസൈൻ മുൻample ഇനിപ്പറയുന്ന ഘട്ടങ്ങൾ പൂർത്തിയാക്കുന്നു:
   • എ. ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഐപി പുനഃസജ്ജമാക്കുന്നു.
   • ബി. ഇന്റേണൽ ലൂപ്പ്ബാക്ക് മോഡിൽ ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഐപി കോൺഫിഗർ ചെയ്യുന്നു.
   • സി. IP കോറിന്റെ TX ഉപയോക്തൃ ഡാറ്റാ ട്രാൻസ്ഫർ ഇന്റർഫേസിലേക്ക് പേലോഡിൽ മുൻകൂട്ടി നിശ്ചയിച്ചിട്ടുള്ള ഡാറ്റയുള്ള ഇന്റർലേക്കൻ പാക്കറ്റുകളുടെ ഒരു സ്ട്രീം അയയ്ക്കുന്നു.
   • ഡി. ലഭിച്ച പാക്കറ്റുകൾ പരിശോധിച്ച് സ്റ്റാറ്റസ് റിപ്പോർട്ട് ചെയ്യുന്നു. ഹാർഡ്‌വെയർ ഡിസൈനിൽ പാക്കറ്റ് ചെക്കർ ഉൾപ്പെടുത്തിയിട്ടുണ്ട്ample ഇനിപ്പറയുന്ന അടിസ്ഥാന പാക്കറ്റ് പരിശോധന കഴിവുകൾ നൽകുന്നു:
     • ട്രാൻസ്മിറ്റ് ചെയ്ത പാക്കറ്റ് ക്രമം ശരിയാണോ എന്ന് പരിശോധിക്കുന്നു.
     • ഡാറ്റ കൈമാറ്റം ചെയ്യപ്പെടുമ്പോഴും സ്വീകരിക്കുമ്പോഴും പാക്കറ്റിന്റെ ആരംഭവും (എസ്ഒപി) പാക്കറ്റിന്റെ അവസാനവും (ഇഒപി) വിന്യസിക്കുന്നുവെന്ന് ഉറപ്പാക്കിക്കൊണ്ട് സ്വീകരിച്ച ഡാറ്റ പ്രതീക്ഷിച്ച മൂല്യങ്ങളുമായി പൊരുത്തപ്പെടുന്നുണ്ടോയെന്ന് പരിശോധിക്കുന്നു.

ഇന്റർഫേസ് സിഗ്നലുകൾ
പട്ടിക 5. ഡിസൈൻ എക്സിampലെ ഇന്റർഫേസ് സിഗ്നലുകൾ

പോർട്ട് നാമം	ദിശ	വീതി (ബിറ്റുകൾ)	വിവരണം
mgmt_clk	ഇൻപുട്ട്	1	സിസ്റ്റം ക്ലോക്ക് ഇൻപുട്ട്. ക്ലോക്ക് ഫ്രീക്വൻസി 100 MHz ആയിരിക്കണം.
pll_ref_clk / pll_ref_clk[1:0](2)	ഇൻപുട്ട്	1/2	ട്രാൻസ്‌സിവർ റഫറൻസ് ക്ലോക്ക്. RX CDR PLL ഡ്രൈവ് ചെയ്യുന്നു.
തുടർന്നു…

പോർട്ട് നാമം	ദിശ	വീതി (ബിറ്റുകൾ)	വിവരണം
			നിങ്ങൾ പ്രവർത്തനക്ഷമമാക്കുമ്പോൾ മാത്രമേ pll_ref_clk[1] ലഭ്യമാകൂ ഉപയോഗിക്കാതെ സൂക്ഷിക്കുക കുറിപ്പ്: PAM4 നായുള്ള ട്രാൻസ്‌സിവർ ചാനലുകൾ ഇ-ടൈൽ PAM4 മോഡ് IP വ്യതിയാനങ്ങളിലെ പാരാമീറ്റർ.
rx_pin	ഇൻപുട്ട്	പാതകളുടെ എണ്ണം	റിസീവർ SERDES ഡാറ്റ പിൻ.
tx_pin	ഔട്ട്പുട്ട്	പാതകളുടെ എണ്ണം	SERDES ഡാറ്റ പിൻ ട്രാൻസ്മിറ്റ് ചെയ്യുക.
rx_pin_n	ഇൻപുട്ട്	പാതകളുടെ എണ്ണം	റിസീവർ SERDES ഡാറ്റ പിൻ. ഇ-ടൈൽ PAM4 മോഡ് ഉപകരണ വ്യതിയാനങ്ങളിൽ മാത്രമേ ഈ സിഗ്നൽ ലഭ്യമാകൂ.
tx_pin_n	ഔട്ട്പുട്ട്	പാതകളുടെ എണ്ണം	SERDES ഡാറ്റ പിൻ ട്രാൻസ്മിറ്റ് ചെയ്യുക. ഇ-ടൈൽ PAM4 മോഡ് ഉപകരണ വ്യതിയാനങ്ങളിൽ മാത്രമേ ഈ സിഗ്നൽ ലഭ്യമാകൂ.
mac_clk_pll_ref	ഇൻപുട്ട്	1	ഈ സിഗ്നൽ ഒരു PLL ഡ്രൈവ് ചെയ്യണം കൂടാതെ pll_ref_clk ഡ്രൈവ് ചെയ്യുന്ന അതേ ക്ലോക്ക് ഉറവിടം ഉപയോഗിക്കുകയും വേണം. ഇ-ടൈൽ PAM4 മോഡ് ഉപകരണ വ്യതിയാനങ്ങളിൽ മാത്രമേ ഈ സിഗ്നൽ ലഭ്യമാകൂ.
usr_pb_reset_n	ഇൻപുട്ട്	1	സിസ്റ്റം പുന .സജ്ജീകരണം.

ബന്ധപ്പെട്ട വിവരങ്ങൾ
ഇന്റർഫേസ് സിഗ്നലുകൾ

രജിസ്റ്റർ മാപ്പ്
കുറിപ്പ്: • ഡിസൈൻ എക്സിample രജിസ്റ്റർ വിലാസം 0x20** ൽ ആരംഭിക്കുമ്പോൾ ഇന്റർലേക്കൻ IP കോർ രജിസ്റ്റർ വിലാസം 0x10** ൽ ആരംഭിക്കുന്നു.

• ആക്‌സസ് കോഡ്: RO—വായന മാത്രം, RW—വായിക്കുക/എഴുതുക.
• സിസ്റ്റം കൺസോൾ മുൻ ഡിസൈൻ വായിക്കുന്നുample സ്‌ക്രീനിൽ ടെസ്റ്റ് സ്റ്റാറ്റസ് രജിസ്റ്റർ ചെയ്യുകയും റിപ്പോർട്ടുചെയ്യുകയും ചെയ്യുന്നു.

പട്ടിക 6. ഡിസൈൻ എക്സിampലെ ഇന്റർലേക്കൻ ഡിസൈനിനായുള്ള രജിസ്റ്റർ മാപ്പ് Example

ഓഫ്സെറ്റ്	പേര്	പ്രവേശനം	വിവരണം
8'h00	സംവരണം
8'h01	സംവരണം
8'h02	സിസ്റ്റം PLL റീസെറ്റ്	RO	ഇനിപ്പറയുന്ന ബിറ്റുകൾ സിസ്റ്റം PLL റീസെറ്റ് അഭ്യർത്ഥനയും മൂല്യം പ്രവർത്തനക്ഷമമാക്കുകയും ചെയ്യുന്നു: • ബിറ്റ് [0] – sys_pll_rst_req • ബിറ്റ് [1] – sys_pll_rst_en
8'h03	RX ലെയിൻ വിന്യസിച്ചു	RO	RX ലെയ്ൻ വിന്യാസം സൂചിപ്പിക്കുന്നു.
8'h04	WORD ലോക്ക് ചെയ്തു	RO	[NUM_LANES–1:0] – വേഡ് (ബ്ലോക്ക്) അതിരുകൾ തിരിച്ചറിയൽ.
തുടർന്നു…

PAM4 പാരാമീറ്ററിനായി നിങ്ങൾ ഉപയോഗിക്കാത്ത ട്രാൻസ്‌സിവർ ചാനലുകൾ സംരക്ഷിക്കുക എന്നത് പ്രവർത്തനക്ഷമമാക്കുമ്പോൾ, ഉപയോഗിക്കാത്ത PAM4 സ്ലേവ് ചാനൽ സംരക്ഷിക്കാൻ ഒരു അധിക റഫറൻസ് ക്ലോക്ക് പോർട്ട് ചേർക്കുന്നു.

ഓഫ്സെറ്റ്	പേര്	പ്രവേശനം	വിവരണം
8'h05	സമന്വയം ലോക്ക് ചെയ്തു	RO	[NUM_LANES–1:0] – മെറ്റാഫ്രെയിം സമന്വയം.
8'h06 - 8'h09	CRC32 പിശക് എണ്ണം	RO	CRC32 പിശക് എണ്ണം സൂചിപ്പിക്കുന്നു.
8'h0A	CRC24 പിശക് എണ്ണം	RO	CRC24 പിശക് എണ്ണം സൂചിപ്പിക്കുന്നു.
8'h0B	ഓവർഫ്ലോ/അണ്ടർഫ്ലോ സിഗ്നൽ	RO	ഇനിപ്പറയുന്ന ബിറ്റുകൾ സൂചിപ്പിക്കുന്നു: • ബിറ്റ് [3] - TX അണ്ടർഫ്ലോ സിഗ്നൽ • ബിറ്റ് [2] - TX ഓവർഫ്ലോ സിഗ്നൽ • ബിറ്റ് [1] - RX ഓവർഫ്ലോ സിഗ്നൽ
8'h0C	SOP എണ്ണം	RO	SOP യുടെ എണ്ണം സൂചിപ്പിക്കുന്നു.
8'h0D	EOP എണ്ണം	RO	EOP യുടെ എണ്ണം സൂചിപ്പിക്കുന്നു
8'h0E	പിശക് എണ്ണം	RO	ഇനിപ്പറയുന്ന പിശകുകളുടെ എണ്ണം സൂചിപ്പിക്കുന്നു: • ലെയ്ൻ വിന്യാസത്തിന്റെ നഷ്ടം • നിയമവിരുദ്ധമായ നിയന്ത്രണ വാക്ക് • നിയമവിരുദ്ധമായ ഫ്രെയിമിംഗ് പാറ്റേൺ • SOP അല്ലെങ്കിൽ EOP സൂചകം കാണുന്നില്ല
8'h0F	send_data_mm_clk	RW	ജനറേറ്റർ സിഗ്നൽ പ്രവർത്തനക്ഷമമാക്കാൻ 1 മുതൽ ബിറ്റ് [0] വരെ എഴുതുക.
8'h10	ചെക്കർ പിശക്		ചെക്കർ പിശക് സൂചിപ്പിക്കുന്നു. (SOP ഡാറ്റ പിശക്, ചാനൽ നമ്പർ പിശക്, PLD ഡാറ്റ പിശക്)
8'h11	സിസ്റ്റം PLL ലോക്ക്	RO	ബിറ്റ് [0] PLL ലോക്ക് സൂചനയെ സൂചിപ്പിക്കുന്നു.
8'h14	TX SOP എണ്ണം	RO	പാക്കറ്റ് ജനറേറ്റർ സൃഷ്ടിച്ച എസ്ഒപിയുടെ എണ്ണം സൂചിപ്പിക്കുന്നു.
8'h15	TX EOP എണ്ണം	RO	പാക്കറ്റ് ജനറേറ്റർ സൃഷ്ടിച്ച ഇഒപിയുടെ എണ്ണം സൂചിപ്പിക്കുന്നു.
8'h16	തുടർച്ചയായ പാക്കറ്റ്	RW	തുടർച്ചയായ പാക്കറ്റ് പ്രവർത്തനക്ഷമമാക്കാൻ 1 മുതൽ ബിറ്റ് [0] വരെ എഴുതുക.
8'h39	ECC പിശക് എണ്ണം	RO	ECC പിശകുകളുടെ എണ്ണം സൂചിപ്പിക്കുന്നു.
8'h40	ECC പിശക് എണ്ണം തിരുത്തി	RO	തിരുത്തിയ ECC പിശകുകളുടെ എണ്ണം സൂചിപ്പിക്കുന്നു.

ഡിസൈൻ എക്സിampലെ ഇന്റർലേക്കൻ ലുക്ക്-അസൈഡ് ഡിസൈൻ എക്സിനായി രജിസ്റ്റർ മാപ്പ്ample
നിങ്ങൾ മുൻ ഡിസൈൻ സൃഷ്ടിക്കുമ്പോൾ ഈ രജിസ്റ്റർ മാപ്പ് ഉപയോഗിക്കുകampലെ ഇന്റർലേക്കൻ ലുക്ക്-അസൈഡ് മോഡ് പാരാമീറ്റർ പ്രവർത്തനക്ഷമമാക്കുക ഓണാക്കി.

ഓഫ്സെറ്റ്	പേര്	പ്രവേശനം	വിവരണം
8'h00	സംവരണം
8'h01	കൌണ്ടർ റീസെറ്റ്	RO	TX, RX കൌണ്ടർ തുല്യ ബിറ്റ് ക്ലിയർ ചെയ്യാൻ 1 മുതൽ ബിറ്റ് [0] വരെ എഴുതുക.
8'h02	സിസ്റ്റം PLL റീസെറ്റ്	RO	ഇനിപ്പറയുന്ന ബിറ്റുകൾ സിസ്റ്റം PLL റീസെറ്റ് അഭ്യർത്ഥനയും മൂല്യം പ്രവർത്തനക്ഷമമാക്കുകയും ചെയ്യുന്നു: • ബിറ്റ് [0] – sys_pll_rst_req • ബിറ്റ് [1] – sys_pll_rst_en
8'h03	RX ലെയിൻ വിന്യസിച്ചു	RO	RX ലെയ്ൻ വിന്യാസം സൂചിപ്പിക്കുന്നു.
8'h04	WORD ലോക്ക് ചെയ്തു	RO	[NUM_LANES–1:0] – വേഡ് (ബ്ലോക്ക്) അതിരുകൾ തിരിച്ചറിയൽ.
8'h05	സമന്വയം ലോക്ക് ചെയ്തു	RO	[NUM_LANES–1:0] – മെറ്റാഫ്രെയിം സമന്വയം.
8'h06 - 8'h09	CRC32 പിശക് എണ്ണം	RO	CRC32 പിശക് എണ്ണം സൂചിപ്പിക്കുന്നു.
8'h0A	CRC24 പിശക് എണ്ണം	RO	CRC24 പിശക് എണ്ണം സൂചിപ്പിക്കുന്നു.
തുടർന്നു…

ഓഫ്സെറ്റ്	പേര്	പ്രവേശനം	വിവരണം
8'h0B	സംവരണം
8'h0C	SOP എണ്ണം	RO	SOP യുടെ എണ്ണം സൂചിപ്പിക്കുന്നു.
8'h0D	EOP എണ്ണം	RO	EOP യുടെ എണ്ണം സൂചിപ്പിക്കുന്നു
8'h0E	പിശക് എണ്ണം	RO	ഇനിപ്പറയുന്ന പിശകുകളുടെ എണ്ണം സൂചിപ്പിക്കുന്നു: • ലെയ്ൻ വിന്യാസത്തിന്റെ നഷ്ടം • നിയമവിരുദ്ധമായ നിയന്ത്രണ വാക്ക് • നിയമവിരുദ്ധമായ ഫ്രെയിമിംഗ് പാറ്റേൺ • SOP അല്ലെങ്കിൽ EOP സൂചകം കാണുന്നില്ല
8'h0F	send_data_mm_clk	RW	ജനറേറ്റർ സിഗ്നൽ പ്രവർത്തനക്ഷമമാക്കാൻ 1 മുതൽ ബിറ്റ് [0] വരെ എഴുതുക.
8'h10	ചെക്കർ പിശക്	RO	ചെക്കർ പിശക് സൂചിപ്പിക്കുന്നു. (SOP ഡാറ്റ പിശക്, ചാനൽ നമ്പർ പിശക്, PLD ഡാറ്റ പിശക്)
8'h11	സിസ്റ്റം PLL ലോക്ക്	RO	ബിറ്റ് [0] PLL ലോക്ക് സൂചനയെ സൂചിപ്പിക്കുന്നു.
8'h13	ലേറ്റൻസി എണ്ണം	RO	ലേറ്റൻസിയുടെ എണ്ണം സൂചിപ്പിക്കുന്നു.
8'h14	TX SOP എണ്ണം	RO	പാക്കറ്റ് ജനറേറ്റർ സൃഷ്ടിച്ച എസ്ഒപിയുടെ എണ്ണം സൂചിപ്പിക്കുന്നു.
8'h15	TX EOP എണ്ണം	RO	പാക്കറ്റ് ജനറേറ്റർ സൃഷ്ടിച്ച ഇഒപിയുടെ എണ്ണം സൂചിപ്പിക്കുന്നു.
8'h16	തുടർച്ചയായ പാക്കറ്റ്	RO	തുടർച്ചയായ പാക്കറ്റ് പ്രവർത്തനക്ഷമമാക്കാൻ 1 മുതൽ ബിറ്റ് [0] വരെ എഴുതുക.
8'h17	TX, RX കൗണ്ടറുകൾ തുല്യമാണ്	RW	TX, RX കൗണ്ടർ തുല്യമാണെന്ന് സൂചിപ്പിക്കുന്നു.
8'h23	ലേറ്റൻസി പ്രവർത്തനക്ഷമമാക്കുക	WO	ലേറ്റൻസി അളക്കൽ പ്രവർത്തനക്ഷമമാക്കാൻ 1 മുതൽ ബിറ്റ് [0] വരെ എഴുതുക.
8'h24	ലേറ്റൻസി തയ്യാറാണ്	RO	ലേറ്റൻസി അളക്കൽ തയ്യാറാണെന്ന് സൂചിപ്പിക്കുന്നു.

ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) Intel Agilex 2 FPGA IP ഡിസൈൻ എക്സ്ample യൂസർ ഗൈഡ് ആർക്കൈവ്സ്

• ഈ ഉപയോക്തൃ ഗൈഡിന്റെ ഏറ്റവും പുതിയതും മുമ്പത്തെതുമായ പതിപ്പുകൾക്കായി, ഇന്റർലേക്കൻ (2nd
• ജനറേഷൻ) Intel Agilex 7 FPGA IP ഡിസൈൻ എക്സ്ample യൂസർ ഗൈഡ് HTML പതിപ്പ്. പതിപ്പ് തിരഞ്ഞെടുത്ത് ഡൗൺലോഡ് ക്ലിക്ക് ചെയ്യുക. ഒരു IP അല്ലെങ്കിൽ സോഫ്‌റ്റ്‌വെയർ പതിപ്പ് ലിസ്‌റ്റ് ചെയ്‌തിട്ടില്ലെങ്കിൽ, മുമ്പത്തെ IP അല്ലെങ്കിൽ സോഫ്റ്റ്‌വെയർ പതിപ്പിനുള്ള ഉപയോക്തൃ ഗൈഡ് ബാധകമാണ്.
• IP പതിപ്പുകൾ v19.1 വരെയുള്ള ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ സ്യൂട്ട് സോഫ്‌റ്റ്‌വെയർ പതിപ്പുകൾക്ക് സമാനമാണ്. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ സ്യൂട്ട് സോഫ്‌റ്റ്‌വെയർ പതിപ്പ് 19.2 അല്ലെങ്കിൽ അതിനുശേഷമുള്ളതിൽ നിന്ന്, ഐപി കോറുകൾക്ക് ഒരു പുതിയ ഐപി പതിപ്പിംഗ് സ്കീം ഉണ്ട്.

ഇന്റർലേക്കനിനായുള്ള ഡോക്യുമെന്റ് റിവിഷൻ ഹിസ്റ്ററി (രണ്ടാം തലമുറ) Intel Agilex 2 FPGA IP ഡിസൈൻ എക്സ്ampലെ ഉപയോക്തൃ ഗൈഡ്

പ്രമാണ പതിപ്പ്	ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ്	IP പതിപ്പ്	മാറ്റങ്ങൾ
2023.06.26	23.2	21.1.1	• സിന്തസിസ്, സിമുലേഷൻ മോഡലിന് VHDL പിന്തുണ ചേർത്തു. • ഉൽപ്പന്ന കുടുംബപ്പേര് "Intel Agilex 7" ആയി അപ്ഡേറ്റ് ചെയ്തു.
2022.08.03	21.3	20.0.1	Intel Agilex F-Series Transceiver-SoC ഡെവലപ്‌മെന്റ് കിറ്റിനായുള്ള ഉപകരണം OPN ശരിയാക്കി.
2021.10.04	21.3	20.0.1	• QuestaSim സിമുലേറ്ററിനുള്ള പിന്തുണ ചേർത്തു. • NCSim സിമുലേറ്ററിനുള്ള പിന്തുണ നീക്കം ചെയ്തു.
2021.02.24	20.4	20.0.1	• വിഭാഗത്തിൽ PAM4-നായി ഉപയോഗിക്കാത്ത ട്രാൻസ്‌സിവർ ചാനൽ സംരക്ഷിക്കുന്നതിനെക്കുറിച്ചുള്ള വിവരങ്ങൾ ചേർത്തു: ഹാർഡ്‌വെയർ ഡിസൈൻ എക്സിampലെ ഘടകങ്ങൾ. • വിഭാഗത്തിൽ pll_ref_clk[1] സിഗ്നൽ വിവരണം ചേർത്തു: ഇന്റർഫേസ് സിഗ്നലുകൾ.
2020.12.14	20.4	20.0.0	• പുതുക്കിയ എസ്ampവിഭാഗത്തിൽ ഇന്റർലേക്കൻ മോഡിനും ഇന്റർലേക്കൻ ലുക്ക്-അസൈഡ് മോഡിനുമുള്ള ഹാർഡ്‌വെയർ ടെസ്റ്റ് ഔട്ട്‌പുട്ട് ഹാർഡ്‌വെയർ ഡിസൈൻ പരീക്ഷിക്കുന്നു Example. • ഇന്റർലേക്കൻ ലുക്ക്-അസൈഡ് ഡിസൈനിനായി അപ്ഡേറ്റ് ചെയ്ത രജിസ്റ്റർ മാപ്പ്ampവിഭാഗത്തിൽ le രജിസ്റ്റർ മാപ്പ്. • വിഭാഗത്തിൽ വിജയകരമായ ഹാർഡ്‌വെയർ ടെസ്റ്റ് റണ്ണിനായി ഒരു പാസിംഗ് മാനദണ്ഡം ചേർത്തു ഹാർഡ്‌വെയർ ഡിസൈൻ പരീക്ഷിക്കുന്നു Example.
2020.10.16	20.2	19.3.0	RX സൈഡിൽ പ്രാരംഭ അഡാപ്റ്റേഷൻ കാലിബ്രേഷൻ പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള കമാൻഡ് ശരിയാക്കി ഹാർഡ്‌വെയർ ഡിസൈൻ പരീക്ഷിക്കുന്നു Example വിഭാഗം.
2020.06.22	20.2	19.3.0	• ഡിസൈൻ എക്സിampഇന്റർലേക്കൻ ലുക്ക്-അസൈഡ് മോഡിൽ le ലഭ്യമാണ്. • ഡിസൈനിന്റെ ഹാർഡ്‌വെയർ പരിശോധനampIntel Agilex ഉപകരണ വ്യതിയാനങ്ങൾക്കായി le ലഭ്യമാണ്. • ചേർത്തു ചിത്രം: ഇന്റർലേക്കനിനായുള്ള ഹൈ-ലെവൽ ബ്ലോക്ക് ഡയഗ്രം (രണ്ടാം തലമുറ) ഡിസൈൻ എക്സ്ample. • ഇനിപ്പറയുന്ന വിഭാഗങ്ങൾ അപ്ഡേറ്റ് ചെയ്തു: —   ഹാർഡ്‌വെയർ, സോഫ്റ്റ്‌വെയർ ആവശ്യകതകൾ —   ഡയറക്ടറി ഘടന • ഇന്റർലേക്കൻ ലുക്ക്-അസൈഡ് അനുബന്ധ അപ്‌ഡേറ്റ് ഉൾപ്പെടുത്തുന്നതിന് ഇനിപ്പറയുന്ന കണക്കുകൾ പരിഷ്‌ക്കരിച്ചു: —   ചിത്രം: ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഹാർഡ്‌വെയർ ഡിസൈൻ എക്സ്ampഇ-ടൈൽ NRZ മോഡ് വ്യതിയാനങ്ങൾക്കായുള്ള ഹൈ ലെവൽ ബ്ലോക്ക് ഡയഗ്രം —   ചിത്രം: ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഹാർഡ്‌വെയർ ഡിസൈൻ എക്സ്ampഇ-ടൈൽ PAM4 മോഡ് വ്യതിയാനങ്ങൾക്കുള്ള ഹൈ ലെവൽ ബ്ലോക്ക് ഡയഗ്രം • അപ്ഡേറ്റ് ചെയ്തു ചിത്രം: IP പാരാമീറ്റർ എഡിറ്റർ.
തുടർന്നു…

പ്രമാണ പതിപ്പ്	ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ്	IP പതിപ്പ്	മാറ്റങ്ങൾ
			• വിഭാഗത്തിലെ ക്ലോക്ക് കൺട്രോൾ ആപ്ലിക്കേഷനിലെ ഫ്രീക്വൻസി ക്രമീകരണങ്ങളെക്കുറിച്ചുള്ള വിവരങ്ങൾ ചേർത്തു ഡിസൈൻ കംപൈൽ ചെയ്യുകയും കോൺഫിഗർ ചെയ്യുകയും ചെയ്യുന്നു Exampഹാർഡ്‌വെയറിൽ le. • ഇനിപ്പറയുന്ന വിഭാഗങ്ങളിൽ ഇന്റർലേക്കൺ ലുക്കിനായി ടെസ്റ്റ് റൺ ഔട്ട്പുട്ടുകൾ ചേർത്തു: —   ഡിസൈൻ എക്സിമുലേറ്റിംഗ്ampലെ ടെസ്റ്റ്ബെഞ്ച് —   ഹാർഡ്‌വെയർ ഡിസൈൻ പരീക്ഷിക്കുന്നു Example • ഇനിപ്പറയുന്ന പുതിയ സിഗ്നലുകൾ ചേർത്തു ഇന്റർഫേസ് സിഗ്നലുകൾ വിഭാഗം: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • ഇന്റർലേക്കൻ ലുക്ക്-അസൈഡ് ഡിസൈനിനായി രജിസ്റ്റർ മാപ്പ് ചേർത്തുampലെ ഇൻ വിഭാഗം: രജിസ്റ്റർ മാപ്പ്.
2019.09.30	19.3	19.2.1	clk100 നീക്കം ചെയ്തു. mgmt_clk ഇനിപ്പറയുന്നവയിൽ IO PLL-ന്റെ ഒരു റഫറൻസ് ക്ലോക്ക് ആയി പ്രവർത്തിക്കുന്നു: •    ചിത്രം: ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഹാർഡ്‌വെയർ ഡിസൈൻ എക്സ്ampഇ-ടൈൽ NRZ മോഡ് വ്യതിയാനങ്ങൾക്കുള്ള ഹൈ ലെവൽ ബ്ലോക്ക് ഡയഗ്രം. •    ചിത്രം: ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) ഹാർഡ്‌വെയർ ഡിസൈൻ എക്സ്ampഇ-ടൈൽ PAM4 മോഡ് വ്യതിയാനങ്ങൾക്കുള്ള ഹൈ ലെവൽ ബ്ലോക്ക് ഡയഗ്രം.
2019.07.01	19.2	19.2	പ്രാരംഭ റിലീസ്.

ഇന്റർലേക്കൻ (രണ്ടാം തലമുറ) Intel Agilex® 2 FPGA IP ഡിസൈൻ എക്സ്ampലെ ഉപയോക്തൃ ഗൈഡ്

പ്രമാണങ്ങൾ / വിഭവങ്ങൾ

ഇന്റൽ ഇന്റർലേക്കൻ 2nd ജനറേഷൻ Agilex 7 FPGA IP ഡിസൈൻ എക്സ്ample [pdf] ഉപയോക്തൃ ഗൈഡ് ഇന്റർലേക്കൻ 2nd ജനറേഷൻ Agilex 7 FPGA IP ഡിസൈൻ എക്സ്ample, Interlaken, 2nd Generation Agilex 7 FPGA IP ഡിസൈൻ Example, FPGA IP ഡിസൈൻ എക്സിample, IP ഡിസൈൻ എക്സിampലെ, ഡിസൈൻ എക്സിample

റഫറൻസുകൾ

• ഉപയോക്തൃ മാനുവൽ