ઇન્ટેલ લોગોIntel® FPGA P-ટાઈલ એવલોન ®
PCI એક્સપ્રેસ માટે સ્ટ્રીમિંગ IP*
ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા
Intel® માટે અપડેટ કરેલ
Quartus® પ્રાઇમ ડિઝાઇન સ્યુટ: 21.3
IP સંસ્કરણ: 6.0.0
વપરાશકર્તા માર્ગદર્શિકા

સામગ્રી છુપાવો
1 ડિઝાઇન Exampલે વર્ણન
2 ઝડપી પ્રારંભ માર્ગદર્શિકા
3 PCI એક્સપ્રેસ ડિઝાઇન માટે પી-ટાઇલ એવલોન સ્ટ્રીમિંગ IP
4 ઇન્ટેલ પી-ટાઇલ એવલોન માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસ
5 દસ્તાવેજો / સંસાધનો
5.1 સંદર્ભો
6 સંબંધિત પોસ્ટ્સ

ડિઝાઇન Exampલે વર્ણન

1.1. પ્રોગ્રામ્ડ ઇનપુટ/આઉટપુટ (PIO) ડિઝાઇન માટે કાર્યાત્મક વર્ણન ઉદાample

પીઆઈઓ ડિઝાઇન ભૂતપૂર્વample હોસ્ટ પ્રોસેસરથી લક્ષ્ય ઉપકરણમાં મેમરી ટ્રાન્સફર કરે છે. આમાં માજીample, હોસ્ટ પ્રોસેસર સિંગલ-ડવર્ડ MemRd અને emWr માટે વિનંતી કરે છે
TLPs.
પીઆઈઓ ડિઝાઇન ભૂતપૂર્વample આપોઆપ બનાવે છે fileઇન્ટેલ પ્રાઇમ સોફ્ટવેરમાં અનુકરણ અને કમ્પાઇલ કરવા માટે જરૂરી છે. ડિઝાઇન ભૂતપૂર્વample પરિમાણોની વિશાળ શ્રેણીને આવરી લે છે. જો કે, તે PCIe માટે P-Tile હાર્ડ IP ના તમામ સંભવિત પરિમાણોને આવરી લેતું નથી.
આ ડિઝાઇન ભૂતપૂર્વample નીચેના ઘટકો સમાવે છે:

  • તમે નિર્દિષ્ટ કરેલ પરિમાણો સાથે જનરેટ કરેલ P-Tile Avalon સ્ટ્રીમિંગ હાર્ડ IP એન્ડપોઇન્ટ વેરિઅન્ટ (DUT). આ ઘટક PIO એપ્લિકેશનને પ્રાપ્ત TLP ડેટાને ચલાવે છે
  • PIO એપ્લિકેશન (APPS) ઘટક, જે PCI એક્સપ્રેસ TLPs અને સરળ Avalon-MM વચ્ચે જરૂરી અનુવાદ કરે છે અને ઓનચિપ મેમરીમાં લખે છે અને વાંચે છે.
  • ઓન-ચિપ મેમરી (MEM) ઘટક. 1×16 ડિઝાઇન માટે ભૂતપૂર્વampતેથી, ઓન-ચિપ મેમરીમાં એક 16 KB મેમરી બ્લોક હોય છે. 2×8 ડિઝાઇન માટે ભૂતપૂર્વampતેથી, ઓન-ચિપ મેમરીમાં બે 16 KB મેમરી બ્લોક્સનો સમાવેશ થાય છે.
  • રીસેટ રીલીઝ આઈપી: આ આઈપી રીસેટમાં કંટ્રોલ સર્કિટને પકડી રાખે છે જ્યાં સુધી ઉપકરણ સંપૂર્ણપણે વપરાશકર્તા મોડમાં પ્રવેશ ન કરે. FPGA ઉપકરણ વપરાશકર્તા મોડમાં છે તે સંકેત આપવા માટે INIT_DONE આઉટપુટનો દાવો કરે છે. રીસેટ રીલીઝ IP એ nINIT_DONE આઉટપુટ બનાવવા માટે આંતરિક INIT_DONE સિગ્નલનું ઊંધુ સંસ્કરણ જનરેટ કરે છે જેનો તમે તમારી ડિઝાઇન માટે ઉપયોગ કરી શકો છો. જ્યાં સુધી સમગ્ર ઉપકરણ વપરાશકર્તા મોડમાં પ્રવેશ ન કરે ત્યાં સુધી nINIT_DONE સિગ્નલ વધારે છે. nINIT_DONE (નીચા) દાવા કર્યા પછી, તમામ તર્ક વપરાશકર્તા મોડમાં છે અને સામાન્ય રીતે કાર્ય કરે છે. તમે નીચેનામાંથી એક રીતે nINIT_DONE સિગ્નલનો ઉપયોગ કરી શકો છો:
    • બાહ્ય અથવા આંતરિક રીસેટ ગેટ કરવા માટે.
    • ટ્રાન્સસીવર અને I/O PLL ને રીસેટ ઇનપુટ ગેટ કરવા માટે.
    • એમ્બેડેડ મેમરી બ્લોક્સ, સ્ટેટ મશીન અને શિફ્ટ રજિસ્ટર જેવા ડિઝાઇન બ્લોક્સને ગેટ કરવા માટે રાઇટ સક્ષમ કરો.
    • તમારી ડિઝાઇનમાં સિંક્રનસ રીતે રજીસ્ટર રીસેટ ઇનપુટ પોર્ટ ચલાવવા માટે.

સિમ્યુલેશન ટેસ્ટબેન્ચ પીઆઈઓ ડિઝાઇન એક્સample અને રુટ પોર્ટ BFM લક્ષ્ય અંતિમ બિંદુ સાથે ઇન્ટરફેસ કરવા માટે.
ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ ચિહ્નો ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે. *અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.
ISO 9001:2015 નોંધાયેલ
આકૃતિ 1. પ્લેટફોર્મ ડિઝાઇનર PIO 1×16 ડિઝાઇન એક્સ માટે બ્લોક ડાયાગ્રામample સિમ્યુલેશન ટેસ્ટબેન્ચ

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 5

આકૃતિ 2. પ્લેટફોર્મ ડિઝાઇનર PIO 2×8 ડિઝાઇન એક્સ માટે બ્લોક ડાયાગ્રામample સિમ્યુલેશન ટેસ્ટબેન્ચ

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 6

ટેસ્ટ પ્રોગ્રામ ઑન-ચિપ મેમરીમાં સમાન સ્થાન પરથી ડેટા લખે છે અને વાંચે છે. તે અપેક્ષિત પરિણામ સાથે વાંચેલા ડેટાની તુલના કરે છે. પરીક્ષણ અહેવાલ આપે છે, "સફળતાપૂર્વક પૂર્ણ થવાને કારણે સિમ્યુલેશન બંધ થયું" જો કોઈ ભૂલો ન થાય. પી-ટાઇલ એવલોન
સ્ટ્રીમિંગ ડિઝાઇન ભૂતપૂર્વample નીચેના રૂપરેખાંકનોને સપોર્ટ કરે છે:

  • Gen4 x16 એન્ડપોઇન્ટ
  • Gen3 x16 એન્ડપોઇન્ટ
  • Gen4 x8x8 એન્ડપોઇન્ટ
  • Gen3 x8x8 એન્ડપોઇન્ટ

નોંધ: PCIe x8x8 PIO ડિઝાઇન એક્સ માટે સિમ્યુલેશન ટેસ્ટબેન્ચample એ એક PCIe x8 લિંક માટે ગોઠવેલ છે જો કે વાસ્તવિક ડિઝાઇન બે PCIe x8 લિંક્સ લાગુ કરે છે.
નોંધ: આ ડિઝાઇન ભૂતપૂર્વample માત્ર PCI Express માટે P-tile Avalon Streaming IP ના પેરામીટર એડિટરમાં ડિફોલ્ટ સેટિંગ્સને સપોર્ટ કરે છે.
આકૃતિ 3. પી-ટાઇલ એવલોન સ્ટ્રીમિંગ PCI એક્સપ્રેસ 1×16 PIO ડિઝાઇન એક્સ માટે પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ સામગ્રીample
પ્લેટફોર્મ ડિઝાઇનર આ ડિઝાઇનને Gen4 x16 વેરિઅન્ટ્સ સુધી જનરેટ કરે છે.

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 7

આકૃતિ 4. પી-ટાઇલ એવલોન સ્ટ્રીમિંગ PCI એક્સપ્રેસ 2×8 PIO ડિઝાઇન એક્સ માટે પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ સામગ્રીample
પ્લેટફોર્મ ડિઝાઇનર આ ડિઝાઇનને Gen4 x8x8 વેરિઅન્ટ્સ સુધી જનરેટ કરે છે.

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 8

1.2. સિંગલ રૂટ I/O વર્ચ્યુઅલાઈઝેશન (SR-IOV) ડિઝાઇન માટે કાર્યાત્મક વર્ણન Example
SR-IOV ડિઝાઇન ભૂતપૂર્વample હોસ્ટ પ્રોસેસરમાંથી લક્ષ્ય ઉપકરણ પર મેમરી ટ્રાન્સફર કરે છે. તે પ્રતિ પીએફ બે PF અને 32 VF ને સપોર્ટ કરે છે.
SR-IOV ડિઝાઇન ભૂતપૂર્વample આપોઆપ બનાવે છે fileઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરમાં અનુકરણ અને કમ્પાઇલ કરવા માટે જરૂરી છે. તમે સંકલિત ડિઝાઇનને ડાઉનલોડ કરી શકો છો
Intel Stratix® 10 DX ડેવલપમેન્ટ કિટ અથવા Intel Agilex™ ડેવલપમેન્ટ કિટ.
આ ડિઝાઇન ભૂતપૂર્વample નીચેના ઘટકો સમાવે છે:

  • તમે ઉલ્લેખિત પરિમાણો સાથે જનરેટ કરેલ P-Tile Avalon Streaming (Avalon-ST) IP એન્ડપોઇન્ટ વેરિઅન્ટ (DUT). આ ઘટક પ્રાપ્ત TLP ડેટાને SR-IOV એપ્લિકેશન પર લઈ જાય છે.
  • SR-IOV એપ્લિકેશન (APPS) ઘટક, જે PCI એક્સપ્રેસ TLPs અને સરળ Avalon-ST વચ્ચે જરૂરી અનુવાદ કરે છે અને ઓન-ચિપ મેમરીમાં લખે છે અને વાંચે છે. SR-IOV APPS ઘટક માટે, મેમરી રીડ TLP ડેટા સાથે પૂર્ણતા જનરેટ કરશે.
    • SR-IOV ડિઝાઇન માટે ભૂતપૂર્વampબે PF અને 32 VF પ્રતિ PF સાથે, ત્યાં 66 મેમરી સ્થાનો છે જે ડિઝાઇન ભૂતપૂર્વample ઍક્સેસ કરી શકો છો. બે PF બે મેમરી સ્થાનોને ઍક્સેસ કરી શકે છે, જ્યારે 64 VF (2 x 32) 64 મેમરી સ્થાનોને ઍક્સેસ કરી શકે છે.
  • રીસેટ રીલીઝ આઈપી.
    સિમ્યુલેશન ટેસ્ટબેન્ચ SR-IOV ડિઝાઇન એક્સample અને રુટ પોર્ટ BFM લક્ષ્ય અંતિમ બિંદુ સાથે ઇન્ટરફેસ કરવા માટે.

આકૃતિ 5. પ્લેટફોર્મ ડિઝાઇનર SR-IOV 1×16 ડિઝાઇન એક્સ માટે બ્લોક ડાયાગ્રામample સિમ્યુલેશન ટેસ્ટબેન્ચ

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 1

આકૃતિ 6. પ્લેટફોર્મ ડિઝાઇનર SR-IOV 2×8 ડિઝાઇન એક્સ માટે બ્લોક ડાયાગ્રામample સિમ્યુલેશન ટેસ્ટબેન્ચ

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 2

ટેસ્ટ પ્રોગ્રામ 2 PF અને 32 VF પ્રતિ PF પર ઑન-ચિપ મેમરીમાં સમાન સ્થાન પરથી ડેટા લખે છે અને વાંચે છે. તે અપેક્ષિત સાથે વાંચેલા ડેટાની તુલના કરે છે
પરિણામ. પરીક્ષણ અહેવાલ આપે છે, "સફળતાપૂર્વક પૂર્ણ થવાને કારણે સિમ્યુલેશન બંધ થયું" જો કોઈ ભૂલો ન થાય.
SR-IOV ડિઝાઇન ભૂતપૂર્વample નીચેના રૂપરેખાંકનોને સપોર્ટ કરે છે:

  • Gen4 x16 એન્ડપોઇન્ટ
  • Gen3 x16 એન્ડપોઇન્ટ
  • Gen4 x8x8 એન્ડપોઇન્ટ
  • Gen3 x8x8 એન્ડપોઇન્ટ

આકૃતિ 7. PCI એક્સપ્રેસ 1×16 ડિઝાઇન એક્સ માટે SR-IOV સાથે P-Tile Avalon-ST માટે પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ સામગ્રીample

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 3

આકૃતિ 8. PCI એક્સપ્રેસ 2×8 ડિઝાઇન એક્સ માટે SR-IOV સાથે P-Tile Avalon-ST માટે પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ સામગ્રીample

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 4

ઝડપી પ્રારંભ માર્ગદર્શિકા

ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરનો ઉપયોગ કરીને, તમે પ્રોગ્રામ કરેલ I/O (PIO) ડિઝાઇન એક્સ જનરેટ કરી શકો છો.ampPCI એક્સપ્રેસ* IP કોર માટે Intel FPGA P-Tile Avalon-ST હાર્ડ IP માટે le. જનરેટ કરેલી ડિઝાઇન ભૂતપૂર્વample એ પરિમાણોને પ્રતિબિંબિત કરે છે જે તમે સ્પષ્ટ કરો છો. પીઆઈઓ ભૂતપૂર્વample હોસ્ટ પ્રોસેસરમાંથી ડેટાને લક્ષ્ય ઉપકરણમાં સ્થાનાંતરિત કરે છે. તે ઓછી બેન્ડવિડ્થ એપ્લિકેશન માટે યોગ્ય છે. આ ડિઝાઇન ભૂતપૂર્વample આપોઆપ બનાવે છે fileઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરમાં અનુકરણ અને કમ્પાઇલ કરવા માટે જરૂરી છે. તમે સંકલિત ડિઝાઇનને તમારા FPGA ડેવલપમેન્ટ બોર્ડમાં ડાઉનલોડ કરી શકો છો. કસ્ટમ હાર્ડવેરમાં ડાઉનલોડ કરવા માટે, Intel Quartus Prime સેટિંગ્સ અપડેટ કરો File (.qsf) યોગ્ય પિન અસાઇનમેન્ટ સાથે. આકૃતિ 9. ડિઝાઇન માટે વિકાસનાં પગલાં ઉદાample

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 9

ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ ચિહ્નો ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે. *અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.
ISO 9001:2015 નોંધાયેલ
2.1. ડિરેક્ટરી માળખું
આકૃતિ 10. જનરેટેડ ડિઝાઇન માટે ડિરેક્ટરી સ્ટ્રક્ચર એક્સample

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 10

2.2. ડિઝાઈન જનરેટ કરી રહ્યા છેample
આકૃતિ 11. પ્રક્રિયા

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 11

  1. Intel Quartus Prime Pro Edition સોફ્ટવેરમાં, એક નવો પ્રોજેક્ટ બનાવો (File ➤ નવો પ્રોજેક્ટ વિઝાર્ડ).
  2. ડિરેક્ટરી, નામ અને ટોપ-લેવલ એન્ટિટીનો ઉલ્લેખ કરો.
  3. પ્રોજેક્ટ પ્રકાર માટે, ડિફૉલ્ટ મૂલ્ય સ્વીકારો, ખાલી પ્રોજેક્ટ. આગળ ક્લિક કરો.
  4. એડ માટે Fileઆગળ ક્લિક કરો.
  5. ફેમિલી હેઠળ કુટુંબ, ઉપકરણ અને બોર્ડ સેટિંગ્સ માટે, Intel Agilex અથવા Intel Stratix 10 પસંદ કરો.
  6. જો તમે છેલ્લા પગલામાં Intel Stratix 10 પસંદ કર્યું હોય, તો ઉપકરણ પુલ-ડાઉન મેનૂમાં Stratix 10 DX પસંદ કરો.
  7. તમારી ડિઝાઇન માટે લક્ષ્ય ઉપકરણ પસંદ કરો.
  8. સમાપ્ત ક્લિક કરો.
  9. IP કેટલોગમાં PCI એક્સપ્રેસ માટે Intel P-Tile Avalon-ST હાર્ડ IP શોધો અને ઉમેરો.
  10. નવા IP વેરિઅન્ટ સંવાદ બોક્સમાં, તમારા IP માટે નામનો ઉલ્લેખ કરો. બનાવો ક્લિક કરો.
  11. ટોપ-લેવલ સેટિંગ્સ અને PCIe* સેટિંગ્સ ટેબ પર, તમારા IP ભિન્નતા માટેના પરિમાણોનો ઉલ્લેખ કરો. જો તમે SR-IOV ડિઝાઇનનો ઉપયોગ કરી રહ્યાં હોવ તો example, SR-IOV ને સક્ષમ કરવા માટે નીચેના પગલાંઓ કરો:
    a PCIe* PCI Express / PCI ક્ષમતાઓ ટેબ હેઠળ PCIe* ઉપકરણ ટેબ પર, બહુવિધ ભૌતિક કાર્યોને સક્ષમ કરો બોક્સને ચેક કરો.
    b PCIe* મલ્ટીફંક્શન અને SR-IOV સિસ્ટમ સેટિંગ્સ ટેબ પર, SR-IOV સપોર્ટને સક્ષમ કરો બોક્સને ચેક કરો અને PFs અને VFs ની સંખ્યા સ્પષ્ટ કરો. x8 રૂપરેખાંકનો માટે, બહુવિધ ભૌતિક કાર્યોને સક્ષમ કરો અને PCIe0 અને PCIe1 ટેબ બંને માટે SR-IOV સપોર્ટને સક્ષમ કરો બોક્સને ચેક કરો.
    c PCIe* PCI Express / PCI ક્ષમતાઓ ટેબ હેઠળ PCIe* MSI-X ટેબ પર, MSI-X સુવિધાને આવશ્યકતા મુજબ સક્ષમ કરો.
    ડી. PCIe* બેઝ એડ્રેસ રજિસ્ટર ટેબ પર, PF અને VF બંને માટે BAR0 સક્ષમ કરો.
    ઇ. અન્ય પેરામીટર સેટિંગ્સ આ ડિઝાઇન ભૂતપૂર્વ માટે સમર્થિત નથીample
  12. ભૂતપૂર્વ પરampલે ડિઝાઇન્સ ટેબમાં, નીચેની પસંદગીઓ કરો:
    a માજી માટેampલે ડિઝાઇન Files, સિમ્યુલેશન અને સિન્થેસિસ વિકલ્પો ચાલુ કરો.
    જો તમને આ સિમ્યુલેશન અથવા સંશ્લેષણની જરૂર નથી files, અનુરૂપ વિકલ્પ(ઓ) ને બંધ રાખવાથી ભૂતપૂર્વમાં નોંધપાત્ર ઘટાડો થાય છેampલે ડિઝાઇન જનરેશન સમય.
    b જનરેટેડ એચડીએલ ફોર્મેટ માટે, વર્તમાન પ્રકાશનમાં ફક્ત વેરિલોગ જ ઉપલબ્ધ છે.
    c ટાર્ગેટ ડેવલપમેન્ટ કિટ માટે, ઇન્ટેલ સ્ટ્રેટિક્સ 10 DX P-Tile ES1 FPGA ડેવલપમેન્ટ કિટ, Intel Stratix 10 DX P-Tile Production FPGA ડેવલપમેન્ટ કિટ અથવા Intel Agilex F-Series P-Tile ES0 FPGA ડેવલપમેન્ટ કિટ પસંદ કરો.
    13. જનરેટ એક્સ પસંદ કરોample ડિઝાઇન એક ડિઝાઇન ભૂતપૂર્વ બનાવવા માટેampજેનું અનુકરણ કરીને તમે હાર્ડવેરમાં ડાઉનલોડ કરી શકો છો. જો તમે P-Tile ડેવલપમેન્ટ બોર્ડમાંથી કોઈ એક પસંદ કરો છો, તો તે બોર્ડ પરનું ઉપકરણ ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટમાં અગાઉ પસંદ કરેલ ઉપકરણને ઓવરરાઇટ કરે છે જો ઉપકરણો અલગ હોય. જ્યારે પ્રોમ્પ્ટ તમને તમારા ભૂતપૂર્વ માટે ડિરેક્ટરીનો ઉલ્લેખ કરવા માટે પૂછે છેampલે ડિઝાઇન, તમે ડિફૉલ્ટ ડિરેક્ટરી સ્વીકારી શકો છો, ./intel_pcie_ptile_ast_0_example_design, અથવા બીજી ડિરેક્ટરી પસંદ કરો.
    આકૃતિ 12. Exampલે ડિઝાઇન્સ ટેબ
    Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 12
  13. સમાપ્ત ક્લિક કરો. તમે તમારા .ip ને બચાવી શકો છો file જ્યારે પૂછવામાં આવે છે, પરંતુ તે ex નો ઉપયોગ કરવા માટે સક્ષમ હોવું જરૂરી નથીampલે ડિઝાઇન.
  14. ભૂતપૂર્વ ખોલોampલે ડિઝાઇન પ્રોજેક્ટ.
  15. ભૂતપૂર્વ કમ્પાઇલ કરોamp.sof જનરેટ કરવા માટે le ડિઝાઇન પ્રોજેક્ટ file સંપૂર્ણ ભૂતપૂર્વ માટેampલે ડિઝાઇન. આ file હાર્ડવેર વેરિફિકેશન કરવા માટે તમે બોર્ડ પર ડાઉનલોડ કરો છો.
  16. તમારા ભૂતપૂર્વ બંધ કરોampલે ડિઝાઇન પ્રોજેક્ટ.
    નોંધ કરો કે તમે Intel Quartus Prime પ્રોજેક્ટમાં PCIe પિન ફાળવણી બદલી શકતા નથી. જો કે, PCB રૂટીંગને સરળ બનાવવા માટે, તમે એડવાન લઈ શકો છોtagઆ IP દ્વારા સમર્થિત લેન રિવર્સલ અને પોલેરિટી વ્યુત્ક્રમ સુવિધાઓની e.

2.3. ડિઝાઇનનું અનુકરણ કરવું Example
નીચેનામાં બતાવ્યા પ્રમાણે PCIe (DUT) માટે પી-ટાઈલ એવલોન સ્ટ્રીમિંગ આઈપીનો ઉપયોગ કરવા માટે સિમ્યુલેશન સેટઅપમાં રૂટ પોર્ટ બસ ફંક્શનલ મોડલ (BFM) નો ઉપયોગ સામેલ છે.
આકૃતિ
આકૃતિ 13. પીઆઈઓ ડિઝાઇન એક્સample સિમ્યુલેશન ટેસ્ટબેન્ચ

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 13

ટેસ્ટબેન્ચ અને તેમાંના મોડ્યુલ્સ વિશે વધુ વિગતો માટે, પેજ 15 પર ટેસ્ટબેન્ચનો સંદર્ભ લો.
નીચેનો ફ્લો ડાયાગ્રામ ડિઝાઇન એક્સનું અનુકરણ કરવાનાં પગલાં બતાવે છેampલે:
આકૃતિ 14. પ્રક્રિયા

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 14

  1.  ટેસ્ટબેન્ચ સિમ્યુલેશન ડિરેક્ટરીમાં બદલો, / pcie_ed_tb/pcie_ed_tb/sim/ /સિમ્યુલેટર.
  2. તમારી પસંદગીના સિમ્યુલેટર માટે સિમ્યુલેશન સ્ક્રિપ્ટ ચલાવો. નીચેના કોષ્ટકનો સંદર્ભ લો.
  3. પરિણામોનું વિશ્લેષણ કરો.

નોંધ: P-Tile સમાંતર PIPE સિમ્યુલેશનને સપોર્ટ કરતું નથી.
કોષ્ટક 1. સિમ્યુલેશન ચલાવવાનાં પગલાં

સિમ્યુલેટર વર્કિંગ ડિરેક્ટરી સૂચનાઓ
મોડલસિમ* SE, સિમેન્સ* EDA QuestaSim*- Intel FPGA આવૃત્તિ <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ 1. vsim ને બોલાવો (vsim ટાઈપ કરીને, જે કન્સોલ વિન્ડો લાવે છે જ્યાં તમે નીચેના આદેશો ચલાવી શકો છો).
2. msim_setup.tcl કરો
નોંધ: વૈકલ્પિક રીતે, પગલાં 1 અને 2 કરવાને બદલે, તમે ટાઈપ કરી શકો છો: vsim -c -do msim_setup.tcl.
3. ld_debug
4. બધા રન
5. સફળ સિમ્યુલેશન નીચેના સંદેશ સાથે સમાપ્ત થાય છે, "સફળ પૂર્ણ થવાને કારણે સિમ્યુલેશન બંધ થયું!"
VCS* <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs 1. ટાઈપ કરો sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
ચાલુ રાખ્યું…
સિમ્યુલેટર વર્કિંગ ડિરેક્ટરી સૂચનાઓ
    નોંધ: ઉપરનો આદેશ સિંગલ-લાઇન આદેશ છે.
2. સફળ સિમ્યુલેશન નીચેના સંદેશ સાથે સમાપ્ત થાય છે, "સફળ પૂર્ણ થવાને કારણે સિમ્યુલેશન બંધ થયું!"
નોંધ: ઇન્ટરેક્ટિવ મોડમાં સિમ્યુલેશન ચલાવવા માટે, નીચેના પગલાંઓનો ઉપયોગ કરો: (જો તમે પહેલાથી જ બિન-અરસપરસ મોડમાં simv એક્ઝિક્યુટેબલ જનરેટ કર્યું હોય, તો simv અને simv.diadir કાઢી નાખો)
1. vcs_setup.sh ખોલો file અને VCS આદેશમાં ડીબગ વિકલ્પ ઉમેરો: vcs -debug_access+r
2. ડિઝાઇન એક્સ કમ્પાઇલ કરોample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1
3. ઇન્ટરેક્ટિવ મોડમાં સિમ્યુલેશન શરૂ કરો:
simv -gui &

આ ટેસ્ટબેન્ચ Gen4 x16 વેરિઅન્ટ સુધીનું અનુકરણ કરે છે.
સિમ્યુલેશન અહેવાલ આપે છે, "સફળતાપૂર્વક પૂર્ણ થવાને કારણે સિમ્યુલેશન બંધ થયું" જો કોઈ ભૂલો ન થાય.
2.3.1. ટેસ્ટ બેન્ચ
ટેસ્ટબેન્ચ રૂપરેખાંકન અને મેમરી વ્યવહારો શરૂ કરવા માટે ટેસ્ટ ડ્રાઈવર મોડ્યુલ, altpcietb_bfm_rp_gen4_x16.sv નો ઉપયોગ કરે છે. સ્ટાર્ટઅપ વખતે, ટેસ્ટ ડ્રાઈવર મોડ્યુલ રૂટ પોર્ટ અને એન્ડપોઈન્ટ કન્ફિગરેશન સ્પેસ રજિસ્ટરમાંથી માહિતી પ્રદર્શિત કરે છે, જેથી તમે પેરામીટર એડિટરનો ઉપયોગ કરીને ઉલ્લેખિત પરિમાણો સાથે સહસંબંધ કરી શકો.
માજીample ડિઝાઇન અને ટેસ્ટબેન્ચ તમે PCIe માટે P-Tile IP માટે પસંદ કરો છો તે રૂપરેખાંકનના આધારે ગતિશીલ રીતે જનરેટ થાય છે. ટેસ્ટબેન્ચ પેરામીટર્સનો ઉપયોગ કરે છે જે તમે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમમાં પેરામીટર એડિટરમાં ઉલ્લેખિત કરો છો. આ ટેસ્ટબેન્ચ સીરીયલ PCI એક્સપ્રેસ ઈન્ટરફેસનો ઉપયોગ કરીને ×16 PCI એક્સપ્રેસ લિંક સુધીનું અનુકરણ કરે છે. ટેસ્ટબેન્ચ ડિઝાઇન એક સમયે એક કરતાં વધુ PCI એક્સપ્રેસ લિંકને સિમ્યુલેટ કરવાની મંજૂરી આપે છે. નીચેનો આંકડો ઉચ્ચ સ્તર રજૂ કરે છે view PIO ડિઝાઇનના ભૂતપૂર્વample
આકૃતિ 15. પીઆઈઓ ડિઝાઇન એક્સample સિમ્યુલેશન ટેસ્ટબેન્ચ

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 15

ટેસ્ટબેન્ચનું ઉચ્ચ-સ્તર નીચેના મુખ્ય મોડ્યુલોને ત્વરિત કરે છે:

  • altpcietb_bfm_rp_gen4x16.sv —આ રૂટ પોર્ટ PCIe BFM છે.
    // ડિરેક્ટરી પાથ
    /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
    pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /સિમ
  • pcie_ed_dut.ip: તમે સ્પષ્ટ કરેલ પરિમાણો સાથે આ એન્ડપોઇન્ટ ડિઝાઇન છે.
    // ડિરેક્ટરી પાથ
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_pio0.ip: આ મોડ્યુલ PIO ડિઝાઇન ભૂતપૂર્વ માટે ટ્રાન્ઝેક્શનનું લક્ષ્ય અને આરંભકર્તા છેample
    // ડિરેક્ટરી પાથ
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_sriov0.ip: આ મોડ્યુલ એ SR-IOV ડિઝાઇન એક્સ માટે ટ્રાન્ઝેક્શનનું લક્ષ્ય અને આરંભકર્તા છેample
    // ડિરેક્ટરી પાથ
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

આકૃતિ 16. SR-IOV ડિઝાઇન Example સિમ્યુલેશન ટેસ્ટબેન્ચ

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 16

વધુમાં, ટેસ્ટબેન્ચમાં દિનચર્યાઓ છે જે નીચેના કાર્યો કરે છે:

  • જરૂરી આવર્તન પર એન્ડપોઇન્ટ માટે સંદર્ભ ઘડિયાળ જનરેટ કરે છે.
  • સ્ટાર્ટ અપ પર PCI એક્સપ્રેસ રીસેટ પ્રદાન કરે છે.

રૂટ પોર્ટ BFM પર વધુ વિગતો માટે, PCI એક્સપ્રેસ વપરાશકર્તા માર્ગદર્શિકા માટે Intel FPGA P-Tile Avalon સ્ટ્રીમિંગ IP ના TestBench પ્રકરણનો સંદર્ભ લો.
સંબંધિત માહિતી
PCI એક્સપ્રેસ વપરાશકર્તા માર્ગદર્શિકા માટે Intel FPGA P-Tile Avalon સ્ટ્રીમિંગ IP
2.3.1.1. ટેસ્ટ ડ્રાઈવર મોડ્યુલ
ટેસ્ટ ડ્રાઈવર મોડ્યુલ, intel_pcie_ptile_tbed_hwtcl.v, ટોપલેવલ BFM,altpcietb_bfm_top_rp.v ને ત્વરિત કરે છે.
ઉચ્ચ-સ્તરની BFM નીચેના કાર્યોને પૂર્ણ કરે છે:

  1. ડ્રાઇવર અને મોનિટરને ઇન્સ્ટન્ટ કરે છે.
  2. રુટ પોર્ટ BFM ને ઇન્સ્ટન્ટ કરે છે.
  3. સીરીયલ ઈન્ટરફેસ ઇન્સ્ટન્ટ કરે છે.

રૂપરેખાંકન મોડ્યુલ, altpcietb_g3bfm_configure.v, નીચેના કાર્યો કરે છે:

  1. BAR ને ગોઠવે છે અને સોંપે છે.
  2. રૂટ પોર્ટ અને એન્ડપોઇન્ટને ગોઠવે છે.
  3. વ્યાપક રૂપરેખાંકન જગ્યા, BAR, MSI, MSI-X, અને AER સેટિંગ્સ દર્શાવે છે.

2.3.1.2. પીઆઈઓ ડિઝાઇન એક્સampલે ટેસ્ટબેન્ચ

નીચેની આકૃતિ પીઆઈઓ ડિઝાઇન દર્શાવે છેampલે સિમ્યુલેશન ડિઝાઇન વંશવેલો. PIO ડિઝાઇન માટેના પરીક્ષણો ભૂતપૂર્વample એ apps_type_hwtcl પેરામીટર સાથે સેટ કરેલ છે
3. આ પરિમાણ મૂલ્ય હેઠળ ચાલતા પરીક્ષણો ebfm_cfg_rp_ep_rootport, find_mem_bar અને downstream_loop માં વ્યાખ્યાયિત થયેલ છે.
આકૃતિ 17. PIO ડિઝાઇન Example સિમ્યુલેશન ડિઝાઇન વંશવેલો

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 17

ટેસ્ટબેન્ચ લિંક તાલીમ સાથે શરૂ થાય છે અને પછી ગણતરી માટે IP ની ગોઠવણી જગ્યાને ઍક્સેસ કરે છે. ડાઉનસ્ટ્રીમ_લૂપ નામનું કાર્ય (રુટ પોર્ટમાં વ્યાખ્યાયિત
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) પછી PCIe લિંક ટેસ્ટ કરે છે. આ પરીક્ષણમાં નીચેના પગલાંઓ શામેલ છે:

  1. એન્ડપોઇન્ટની પાછળની ઓન-ચિપ મેમરીમાં ડેટાનો એક શબ્દ લખવા માટે મેમરી લખવાનો આદેશ આપો.
  2. ઓન-ચિપ મેમરીમાંથી ડેટા બેક રીડ કરવા માટે મેમરી રીડ આદેશ જારી કરો.
  3. લેખિત ડેટા સાથે વાંચેલા ડેટાની તુલના કરો. જો તેઓ મેળ ખાતા હોય, તો ટેસ્ટ આને પાસ તરીકે ગણે છે.
  4. 1 પુનરાવર્તનો માટે પગલાં 2, 3 અને 10 પુનરાવર્તન કરો.

પ્રથમ મેમરી લખવાનું 219 આપણી આસપાસ થાય છે. તે PCIe માટે P-ટાઇલ હાર્ડ IP ના Avalon-ST RX ઇન્ટરફેસ પર વાંચેલી મેમરી દ્વારા અનુસરવામાં આવે છે. Avalon-ST TX ઇન્ટરફેસ પર મેમરી રીડ રિક્વેસ્ટના થોડા સમય પછી પૂર્ણતા TLP દેખાય છે.
2.3.1.3. SR-IOV ડિઝાઇન Exampલે ટેસ્ટબેન્ચ
નીચેની આકૃતિ SR-IOV ડિઝાઇન દર્શાવે છેampલે સિમ્યુલેશન ડિઝાઇન વંશવેલો. SR-IOV ડિઝાઇન માટેના પરીક્ષણો example sriov_test નામના કાર્ય દ્વારા કરવામાં આવે છે,
જે altpcietb_bfm_cfbp.sv માં વ્યાખ્યાયિત થયેલ છે.
આકૃતિ 18. SR-IOV ડિઝાઇન Example સિમ્યુલેશન ડિઝાઇન વંશવેલો

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 18

SR-IOV ટેસ્ટબેન્ચ બે ફિઝિકલ ફંક્શન્સ (PFs) અને 32 વર્ચ્યુઅલ ફંક્શન્સ (VFs) પ્રતિ PF સુધી સપોર્ટ કરે છે.
ટેસ્ટબેન્ચ લિંક તાલીમ સાથે શરૂ થાય છે અને પછી ગણતરી માટે IP ની ગોઠવણી જગ્યાને ઍક્સેસ કરે છે. તે પછી, તે નીચેના પગલાંઓ કરે છે:

  1. PF ને મેમરી લખવાની વિનંતી મોકલો અને પછી સરખામણી માટે સમાન ડેટાને વાંચવા માટે મેમરી વાંચવાની વિનંતી કરો. જો વાંચેલા ડેટા લખવાના ડેટા સાથે મેળ ખાય છે, તો તે છે
    એક પાસ. આ પરીક્ષણ my_test (altpcietb_bfm_cfbp.v માં વ્યાખ્યાયિત) નામના કાર્ય દ્વારા કરવામાં આવે છે. આ ટેસ્ટ દરેક પીએફ માટે બે વાર પુનરાવર્તિત થાય છે.
  2. VF ને મેમરી લખવાની વિનંતિ મોકલો અને ત્યાર બાદ સરખામણી માટે સમાન ડેટા વાંચવા માટે મેમરી રીડ વિનંતી કરો. જો વાંચેલા ડેટા લખવાના ડેટા સાથે મેળ ખાય છે, તો તે છે
    એક પાસ. આ પરીક્ષણ cfbp_target_test (altpcietb_bfm_cfbp.v માં વ્યાખ્યાયિત) નામના કાર્ય દ્વારા કરવામાં આવે છે. આ પરીક્ષણ દરેક VF માટે પુનરાવર્તિત થાય છે.

પ્રથમ મેમરી લખવાનું 263 આપણી આસપાસ થાય છે. તે PCIe માટે P-ટાઇલ હાર્ડ IP ના PF0 ના Avalon-ST RX ઇન્ટરફેસ પર વાંચેલી મેમરી દ્વારા અનુસરવામાં આવે છે. Avalon-ST TX ઇન્ટરફેસ પર મેમરી રીડ રિક્વેસ્ટના થોડા સમય પછી પૂર્ણતા TLP દેખાય છે.
2.4. ડિઝાઇનનું સંકલન એક્સample

  1. પર નેવિગેટ કરો /intel_pcie_ptile_ast_0_example_design/ અને pcie_ed.qpf ખોલો.
  2. જો તમે નીચેની બે ડેવલપમેન્ટ કિટ્સમાંથી કોઈ એકને પસંદ કરો છો, તો VID-સંબંધિત સેટિંગ્સ .qsf માં સમાવિષ્ટ છે. file જનરેટ કરેલી ડિઝાઇનની example, અને તમારે તેમને મેન્યુઅલી ઉમેરવાની જરૂર નથી. નોંધ કરો કે આ સેટિંગ્સ બોર્ડ-વિશિષ્ટ છે.
    • Intel Stratix 10 DX P-Tile ES1 FPGA ડેવલપમેન્ટ કિટ
    • ઇન્ટેલ સ્ટ્રેટિક્સ 10 DX P-ટાઇલ પ્રોડક્શન FPGA ડેવલપમેન્ટ કિટ
    • Intel Agilex F-Series P-Tile ES0 FPGA ડેવલપમેન્ટ કિટ
  3. પ્રોસેસિંગ મેનૂ પર, સંકલન શરૂ કરો પસંદ કરો.

2.5. Linux કર્નલ ડ્રાઇવરને ઇન્સ્ટોલ કરી રહ્યું છે

તમે ડિઝાઇનનું પરીક્ષણ કરી શકો તે પહેલાં ભૂતપૂર્વampહાર્ડવેરમાં, તમારે Linux કર્નલ ઇન્સ્ટોલ કરવું આવશ્યક છે
ડ્રાઈવર તમે નીચેના પરીક્ષણો કરવા માટે આ ડ્રાઇવરનો ઉપયોગ કરી શકો છો:
• PCIe લિંક ટેસ્ટ કે જે 100 લખે છે અને વાંચે છે
• મેમરી સ્પેસ DWORD
વાંચે છે અને લખે છે
• કન્ફિગરેશન સ્પેસ DWORD વાંચે છે અને લખે છે
(1)
વધુમાં, તમે નીચેના પરિમાણોના મૂલ્યને બદલવા માટે ડ્રાઇવરનો ઉપયોગ કરી શકો છો:
• બારનો ઉપયોગ થઈ રહ્યો છે
• પસંદ કરેલ ઉપકરણ (બસ, ઉપકરણ અને કાર્ય (BDF) નંબરો સ્પષ્ટ કરીને
ઉપકરણ)
કર્નલ ડ્રાઇવરને ઇન્સ્ટોલ કરવા માટે નીચેના પગલાંઓ પૂર્ણ કરો:

  1. ex હેઠળ ./software/kernel/linux પર નેવિગેટ કરોampલે ડિઝાઇન જનરેશન ડિરેક્ટરી.
  2. ઇન્સ્ટોલ, લોડ અને અનલોડ પર પરવાનગીઓ બદલો files:
    $ chmod 777 લોડ અનલોડ ઇન્સ્ટોલ કરો
  3. ડ્રાઇવર ઇન્સ્ટોલ કરો:
    $ sudo ./install
  4. ડ્રાઇવર ઇન્સ્ટોલેશન ચકાસો:
    $lsmod | grep intel_fpga_pcie_drv
    અપેક્ષિત પરિણામ:
    intel_fpga_pcie_drv 17792 0
  5. ચકાસો કે Linux એ PCIe ડિઝાઇન એક્સને ઓળખે છેampલે:
    $lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
    નોંધ: જો તમે વેન્ડર આઈડી બદલ્યું હોય, તો ઇન્ટેલ માટે નવા વેન્ડર આઈડીને બદલો
    આ આદેશમાં વેન્ડર આઈડી.
    અપેક્ષિત પરિણામ:
    કર્નલ ડ્રાઇવર ઉપયોગમાં છે: intel_fpga_pcie_drv

2.6. ડિઝાઇન ચલાવી રહ્યા છે Example
P-Tile Avalon-ST PCIe ડિઝાઇન એક્સ પર તમે કરી શકો તે ટેસ્ટ ઑપરેશન્સ અહીં છેampલેસ:

  1. આ સમગ્ર વપરાશકર્તા માર્ગદર્શિકા દરમિયાન, શબ્દો શબ્દ, DWORD અને QWORDનો અર્થ એ જ છે જે તેઓ PCI એક્સપ્રેસ બેઝ સ્પષ્ટીકરણમાં ધરાવે છે. એક શબ્દ 16 બિટ્સનો છે, DWORD 32 બિટ્સનો છે અને QWORD 64 બિટ્સનો છે.

કોષ્ટક 2. P-Tile Avalon-ST PCIe ડિઝાઇન એક્સ દ્વારા સપોર્ટેડ ટેસ્ટ ઓપરેશન્સampલેસ

 કામગીરી  જરૂરી BAR P-Tile Avalon-ST PCIe ડિઝાઇન એક્સ દ્વારા સપોર્ટેડample
0: લિંક ટેસ્ટ - 100 લખે છે અને વાંચે છે 0 હા
1: મેમરી સ્પેસ લખો 0 હા
2: મેમરી સ્પેસ વાંચો 0 હા
3: રૂપરેખાંકન જગ્યા લખો N/A હા
4: રૂપરેખાંકન જગ્યા વાંચો N/A હા
5: બાર બદલો N/A હા
6: ઉપકરણ બદલો N/A હા
7: SR-IOV સક્ષમ કરો N/A હા (*)
8: વર્તમાન ઉપકરણ સાથે જોડાયેલા દરેક સક્ષમ વર્ચ્યુઅલ ફંક્શન માટે લિંક ટેસ્ટ કરો  N/A  હા (*)
9: DMA કરો N/A ના
10: પ્રોગ્રામ છોડો N/A હા

નોંધ: (*) આ પરીક્ષણ કામગીરી ત્યારે જ ઉપલબ્ધ છે જ્યારે SR-IOV ડિઝાઇન ભૂતપૂર્વample પસંદ કરેલ છે.
2.6.1. PIO ડિઝાઇન ચલાવી રહ્યા છે Example

  1. ./software/user/ex પર નેવિગેટ કરોampડિઝાઇન ભૂતપૂર્વ હેઠળ leample ડિરેક્ટરી.
  2. ડિઝાઇન એક્સ કમ્પાઇલ કરોampઅરજી:
    $ બનાવો
  3. પરીક્ષણ ચલાવો:
    $ sudo ./intel_fpga_pcie_link_test
    તમે મેન્યુઅલ અથવા ઓટોમેટિક મોડમાં Intel FPGA IP PCIe લિંક ટેસ્ટ ચલાવી શકો છો. આમાંથી પસંદ કરો:
    • સ્વચાલિત મોડમાં, એપ્લિકેશન આપમેળે ઉપકરણને પસંદ કરે છે. ટેસ્ટ વેન્ડર ID સાથે મેચ કરીને સૌથી નીચા BDF સાથે ઇન્ટેલ PCIe ઉપકરણને પસંદ કરે છે.
    ટેસ્ટ સૌથી ઓછો ઉપલબ્ધ BAR પણ પસંદ કરે છે.
    • મેન્યુઅલ મોડમાં, ટેસ્ટ તમને બસ, ઉપકરણ અને ફંક્શન નંબર અને BAR માટે પૂછે છે.
    Intel Stratix 10 DX અથવા Intel Agilex ડેવલપમેન્ટ કિટ માટે, તમે નક્કી કરી શકો છો
    નીચેનો આદેશ ટાઈપ કરીને BDF:
    $lspci -d 1172:
    4. અહીં એસampસ્વચાલિત અને મેન્યુઅલ મોડ્સ માટે le ટ્રાન્સક્રિપ્ટ્સ:
    સ્વચાલિત મોડ:

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 19Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 20

મેન્યુઅલ મોડ:

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 21

સંબંધિત માહિતી
PCIe લિંક ઇન્સ્પેક્ટર ઓવરview
ફિઝિકલ, ડેટા લિંક અને ટ્રાન્ઝેક્શન લેયર્સ પરની લિંકને મોનિટર કરવા માટે PCIe લિંક ઇન્સ્પેક્ટરનો ઉપયોગ કરો.
2.6.2. SR-IOV ડિઝાઇન ચલાવી રહ્યા છીએ Example

SR-IOV ડિઝાઇન એક્સનું પરીક્ષણ કરવા માટેનાં પગલાં અહીં છેampહાર્ડવેર પર લે:

  1. સુડો ચલાવીને Intel FPGA IP PCIe લિંક ટેસ્ટ ચલાવો./
    intel_fpga_pcie_link_test આદેશ અને પછી વિકલ્પ 1 પસંદ કરો:
    મેન્યુઅલી ઉપકરણ પસંદ કરો.
  2. ભૌતિક કાર્યનું BDF દાખલ કરો જેના માટે વર્ચ્યુઅલ કાર્યો ફાળવવામાં આવ્યા છે.
  3. પરીક્ષણ મેનૂ પર આગળ વધવા માટે BAR "0" દાખલ કરો.
  4. વર્તમાન ઉપકરણ માટે SR-IOV સક્ષમ કરવા માટે વિકલ્પ 7 દાખલ કરો.
  5. વર્તમાન ઉપકરણ માટે સક્ષમ કરવા માટે વર્ચ્યુઅલ કાર્યોની સંખ્યા દાખલ કરો.
    Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 22
  6. ભૌતિક કાર્ય માટે ફાળવેલ દરેક સક્ષમ વર્ચ્યુઅલ ફંક્શન માટે લિંક ટેસ્ટ કરવા માટે વિકલ્પ 8 દાખલ કરો. લિંક ટેસ્ટ એપ્લિકેશન દરેક ડેટાના એક શબ્દ સાથે 100 મેમરી લખશે અને પછી તપાસ માટે ડેટાને પાછો વાંચશે. એપ્લિકેશન વર્ચ્યુઅલ ફંક્શન્સની સંખ્યાને છાપશે જે પરીક્ષણના અંતે લિંક ટેસ્ટમાં નિષ્ફળ ગયા હતા.
    Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 237. નવા ટર્મિનલમાં, lspci –d 1172 ચલાવો: | grep -c "Altera" આદેશ PFs અને VFs ની ગણતરી ચકાસવા માટે. અપેક્ષિત પરિણામ એ ભૌતિક કાર્યોની સંખ્યા અને વર્ચ્યુઅલ કાર્યોની સંખ્યાનો સરવાળો છે.

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampલે - 24

PCI એક્સપ્રેસ ડિઝાઇન માટે પી-ટાઇલ એવલોન સ્ટ્રીમિંગ IP

Example વપરાશકર્તા માર્ગદર્શિકા આર્કાઇવ્સ

ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન વપરાશકર્તા માર્ગદર્શિકા
21.2 પીસીઆઈ એક્સપ્રેસ ડિઝાઇન એક્સ માટે પી-ટાઈલ એવલોન સ્ટ્રીમિંગ આઈપીample વપરાશકર્તા માર્ગદર્શિકા
20.3 પીસીઆઈ એક્સપ્રેસ ડિઝાઇન એક્સ માટે પી-ટાઈલ એવલોન સ્ટ્રીમિંગ આઈપીample વપરાશકર્તા માર્ગદર્શિકા
20.2 પીસીઆઈ એક્સપ્રેસ ડિઝાઇન એક્સ માટે પી-ટાઈલ એવલોન સ્ટ્રીમિંગ આઈપીample વપરાશકર્તા માર્ગદર્શિકા
20.1 પીસીઆઈ એક્સપ્રેસ ડિઝાઇન એક્સ માટે પી-ટાઈલ એવલોન સ્ટ્રીમિંગ આઈપીample વપરાશકર્તા માર્ગદર્શિકા
19.4 પીસીઆઈ એક્સપ્રેસ ડિઝાઇન એક્સ માટે પી-ટાઈલ એવલોન સ્ટ્રીમિંગ આઈપીample વપરાશકર્તા માર્ગદર્શિકા
19.1.1 પીસીઆઈ એક્સપ્રેસ ડિઝાઇન એક્સ માટે પી-ટાઈલ એવલોન સ્ટ્રીમિંગ આઈપીample વપરાશકર્તા માર્ગદર્શિકા

ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ ચિહ્નો ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે. *અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.
ISO
9001:2015
નોંધાયેલ

ઇન્ટેલ પી-ટાઇલ એવલોન માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસ

PCIe ડિઝાઇન Ex માટે સ્ટ્રીમિંગ હાર્ડ IPample વપરાશકર્તા માર્ગદર્શિકા

દસ્તાવેજ સંસ્કરણ ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન IP સંસ્કરણ ફેરફારો
2021.10.04 21.3 6.0.0 SR-IOV ડિઝાઇન એક્સ માટે સપોર્ટેડ રૂપરેખાંકનો બદલ્યાં છેampસિંગલ રૂટ I/O વર્ચ્યુઅલાઈઝેશન (SR-IOV) ડિઝાઇન એક્સ માટે કાર્યાત્મક વર્ણનમાં Gen3 x16 EP અને Gen4 x16 EP થી Gen3 x8 EP અને Gen4 x8 EP સુધીampલે વિભાગ.
ડિઝાઇન એક્સ જનરેટ કરવા માટે ઇન્ટેલ સ્ટ્રેટિક્સ 10 ડીએક્સ પી-ટાઇલ પ્રોડક્શન FPGA ડેવલપમેન્ટ કિટ માટે સપોર્ટ ઉમેર્યોampલે વિભાગ.
2021.07.01 21.2 5.0.0 PIO અને SR-IOV ડિઝાઇન એક્સ માટે સિમ્યુલેશન વેવફોર્મ્સ દૂર કર્યાampડિઝાઇનનું અનુકરણ કરતા વિભાગમાંથી લેસample
વિભાગમાં BDF પ્રદર્શિત કરવા માટે આદેશ અપડેટ કર્યો
PIO ડિઝાઇન ચલાવી રહ્યા છે Example
2020.10.05 20.3 3.1.0 એવલોન સ્ટ્રીમિંગ ડિઝાઇન ભૂતપૂર્વ થી રજિસ્ટર વિભાગ દૂર કર્યોamples પાસે કોઈ નિયંત્રણ રજીસ્ટર નથી.
2020.07.10 20.2 3.0.0 ડિઝાઇન એક્સ માટે સિમ્યુલેશન વેવફોર્મ્સ, ટેસ્ટ કેસ વર્ણન અને પરીક્ષણ પરિણામ વર્ણનો ઉમેર્યાampલેસ
મોડલસિમ સિમ્યુલેટર માટે સિમ્યુલેટીંગ ધ ડિઝાઇન એક્સમાં સિમ્યુલેશન સૂચનાઓ ઉમેરવામાં આવી છેampલે વિભાગ.
2020.05.07 20.1 2.0.0 PCI એક્સપ્રેસ ડિઝાઇન એક્સ માટે દસ્તાવેજ શીર્ષકને Intel FPGA P-Tile Avalon સ્ટ્રીમિંગ IP પર અપડેટ કર્યુંampનવી કાનૂની નામકરણ માર્ગદર્શિકાને પહોંચી વળવા માટે વપરાશકર્તા માર્ગદર્શિકા.
VCS ઇન્ટરેક્ટિવ મોડ સિમ્યુલેશન આદેશ અપડેટ કર્યો.
2019.12.16 19.4 1.1.0 ઉમેરાયેલ SR-IOV ડિઝાઇન exampવર્ણન.
2019.11.13 19.3 1.0.0 આધારભૂત રૂપરેખાંકનોની યાદીમાં Gen4 x8 એન્ડપોઇન્ટ અને Gen3 x8 એન્ડપોઇન્ટ ઉમેર્યા.
2019.05.03 19.1.1 1.0.0 પ્રારંભિક પ્રકાશન.

ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ ચિહ્નો ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે. *અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.
ISO
9001:2015
નોંધાયેલ

ઇન્ટેલ લોગોસિમ્બોલ ઑનલાઇન સંસ્કરણ
Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Example - ચિહ્ન પ્રતિસાદ મોકલો
ID: 683038
UG-20234
સંસ્કરણ: 2021.10.04

દસ્તાવેજો / સંસાધનો

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Example [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા
FPGA P-Tile, PCI એક્સપ્રેસ ડિઝાઇન એક્સ માટે એવલોન સ્ટ્રીમિંગ IPample, FPGA P-Tile Avalon Streaming IP for PCI Express Design Example, FPGA P-ટાઇલ એવલોન સ્ટ્રીમિંગ IP

સંદર્ભો

સંબંધિત પોસ્ટ્સ

એક ટિપ્પણી મૂકો

તમારું ઇમેઇલ સરનામું પ્રકાશિત કરવામાં આવશે નહીં. જરૂરી ક્ષેત્રો ચિહ્નિત થયેલ છે *