DSP Builder за Intel FPGA
Информации за производот
Производот се нарекува DSP Builder за Intel FPGA. Тоа е софтверска алатка која им овозможува на корисниците да дизајнираат и имплементираат алгоритми за обработка на дигитален сигнал (DSP) на Intel FPGA. Алатката обезбедува графички интерфејс кој се интегрира со The MathWorks MATLAB и Simulink алатката, овозможувајќи им на корисниците да дизајнираат DSP системи користејќи пристап на блок дијаграм. Алатката има различни верзии, а најновата верзија е 22.4. Производот помина низ неколку ревизии, при што секоја ревизија воведува нови функции, поправени грешки и подобрувања. Табелата за историја на ревизии дава резиме на промените направени во секоја верзија. Производот има две блок-сет изданија: стандарден блок-сет и напреден блок-сет. Стандардниот блок-сет е достапен за Intel Quartus Prime Standard Edition, додека напредниот блок-сет е достапен и за Intel Quartus Prime Pro Edition и Intel Quartus Prime Standard Edition. Производот има системски барања кои треба да се исполнат за правилна инсталација и употреба. Потребна е најмалку една верзија на MathWorks MATLAB и алатката Simulink, со поддршка за 64-битни верзии на MATLAB. Верзијата на софтверот Intel Quartus Prime треба да одговара на верзијата на DSP Builder за Intel FPGA што се користат. Напредното множество блокови користи типови на фиксна точка на Simulink за сите операции и бара лиценцирани верзии на фиксна точка на Simulink. Интел, исто така, ги препорачува системските алатки DSP и Toolbox на системот за комуникации за дополнителна функционалност.
Упатство за употреба на производот
- Погрижете се да имате инсталирано компатибилна верзија на MathWorks MATLAB и алатката Simulink на вашата работна станица. Алатката поддржува само 64-битни верзии на MATLAB.
- Проверете дали ја имате инсталирано соодветната верзија на софтверот Intel Quartus Prime. Верзијата треба да одговара на верзијата на DSP Builder за Intel FPGA што ги користите.
- Стартувајте го DSP Builder за Intel FPGA и отворете го графичкиот интерфејс.
- Дизајнирајте го вашиот DSP систем користејќи го пристапот на блок дијаграмот обезбеден од алатката. Користете ги достапните блокови и функции за да го конструирате посакуваниот алгоритам.
- Земете напредtage од типовите на фиксна точка на Simulink за сите операции во вашиот дизајн. Погрижете се да ги имате потребните лиценци за фиксната точка на Simulink.
- Ако ви треба дополнителна функционалност, размислете за користење на системската кутија со алатки на DSP и кутијата со алатки за системот за комуникации, кои се препорачани од Интел.
- Откако вашиот дизајн е завршен, можете да го генерирате потребното files за програмирање на Intel FPGA.
Следејќи ги овие упатства за употреба, ќе можете ефективно да дизајнирате и имплементирате DSP алгоритми на Intel FPGA користејќи DSP Builder за Intel FPGA.
Забелешки за издавање на DSP Builder за Intel® FPGAs
Поврзани информации
- База на знаење
- Инсталација на софтвер и лиценцирање
Ерата
Грешките се функционални дефекти или грешки, што може да предизвикаат отстапување на производот од објавените спецификации. Проблемите со документацијата вклучуваат грешки, нејасни описи или пропусти од тековните објавени спецификации или документи за производот.
За целосни информации за грешките и верзиите засегнати од грешките, погледнете ја страницата База на знаење на Intel® webсајт.
Поврзани информации
База на знаење
DSP Builder за Intel FPGA Напредна историја на ревизии на блокови
| Верзија | Датум | Опис |
| 22.4 | 2022.12.12 | Додадено е дизајнирање на мотор со мултипли матрица Прampле. |
| 22.3 | 2022.09.30 | • Подобрени перформанси:
— DSP Builder сега го користи блокот FP DSP за FP16 и Bfloat16, правилно заокружен, Додадете, Под or AddSub на уредите Intel Agilex — Обезбеден пристап до тешките и DSP лесните архитектури на DSP за експоненцијален и природен дневник во блок сет на DSP Builder. — подобрена употреба на логика FP FFT за два формати на FP со помала прецизност: FP16 и FP19. • Подобрена интеграција на дизајните на DSP Builder со други IP во Платформи Дизајнер. — DSP Builder не се одмотува, туку ги задржува заедно векторите на (опционално) сложените сигнали како единствен ентитет на каналот. — Можете исто така да доделите сопствена улога на каналот. DSP Builder автоматски доделува повеќе канали со единствени имиња со префиксирање на интерфејсот со името на моделот DSP Builder. • Ја подобри стандардната конфигурација на FFT блокови за да се минимизираат грешките при промена на параметрите на FFT. • Обезбедена опција за ресетирање на внатрешната состојба на ЕЛА блокирајте за време на топло ресетирање. • Додадена е библиотека која ги содржи блоковите на Simulink што ги поддржува дизајнот на DSP Builder. |
| 22.2 | 2022.03.30 | Намален број на внатрешни повторувања во КОРДИЧЕН блок за да се намали искористеноста на ресурсите и да се зголеми точноста. |
| продолжи… | ||
| Верзија | Датум | Опис |
| 22.1 | 2022.06.30 | • Додадено известување за латентност на GPIO блок (слично на известувањето за латентност на Канал IO
блокови). • Додадено е хибриден назад-назад VFFT блок, кој поддржува континуирано проследување на податоци кога се менува големината на FFT без да треба да се измие цевководот FFT. • Додадена е поддршка за Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX во DSP Builder Advanced Pro. Мора да го компајлирате генерираниот RTL со изданието Intel Quartus Std. • Проширен механизам за контрола на пристап за читање на SharedMems блок • Подобрено пакување на блокови DSP со конвертирање Додадете, Под, и Многу до динамика AddSub блок |
| 21.4 | 2021.12.30 | Додадено AXI4StreamReceiver и AXI4StreamTransmitter на Стриминг библиотека |
| 21.3 | 2021.09.30 | • Додадена е библиотека DFT со ДФТ, Повторно редоследБлок, и ReorderAndRescale блокови
• Додадена е поддршка за уредите Cyclone V • Додадени советодавни контроли за пристап за читање (RA) на мемориските блокови на DSP Builder • Додадено е поедноставен FFT блок сет назад до назад • Додадена е можност за самостојно инсталирање на DSP Builder без да се бара инсталација на Intel Quartus Prime компатибилна со верзијата |
| 21.1 | 2021.06.30 | • Додадено Машина за конечни состојби блок и дизајн прampле.
• Додадена поддршка за верзијата MATLAB: R2020b |
| 20.1 | 2020.04.13 | Отстранет избирачот на уред во Параметри на уредот панел. |
| 2019.09.01 | Додадена е поддршка за уредите Intel Agilex®. | |
| 19.1 | 2019.04.01 | • Додадена е поддршка за два нови типа со подвижна запирка float16_m7 (bfloat) и float19_m10.
• Додадена е карактеристика на зависна латентност. • Додадено известување за нивото на пополнување на баферот FIFO. |
| 18.1 | 2018.09.17 | • Додаден е увоз на HDL.
• Додадени C++ модели на софтвер. |
| 18.0 | 2018.05.08 | • Додадена поддршка за автоматско ресетирање минимизирање на дизајните на DSP Builder. Минимизирањето на ресетирање го одредува минималниот сет на регистри во дизајнот што бара ресетирање, додека ја задржува правилната функционалност на дизајнот. Намалувањето на бројот на регистри кои DSP Builder ги ресетира може да даде подобрен квалитет на резултатите, т.е. намалена површина и зголемен Fmax.
• Додадена е поддршка за бит полиња на SharedMem блок. Овие полиња обезбедуваат аналогна функционалност на постоечката поддршка на битното поле во RegField и RegOut блокови. • Додадена е бета поддршка за увоз на HDL, која вклучува VHDL или Verilog HDL дизајни што може да се синтетизираат во дизајнот на DSP Builder. Потоа можете да го косимулирате увезениот дизајн со компонентите на DSP Builder Simulink. Увозот на HDL вклучува минимален кориснички интерфејс, но бара одредено рачно поставување. За да ја користите оваа функција, потребна ви е лиценца за алатката MathWorks HDL Verifier. |
| 17.1 | 2017.11.06 | • Додадени супер-иample NCO дизајн прampле.
• Додадена е поддршка за уредите Intel Cyclone® 10 и Intel Stratix® 10. • Отстранети примери на Сигнали блок. • Вклучена е избришана опција WYSIWYG SynthesisInfo блок. |
| 17.0 | 2017.05.05 | • Ребрендиран како Intel
• Застарен Сигнали блок • Додаден дизајн на Гаусови и генератор на случаен број прampлес • Додадени супери со променлива големинаampпредводена FFT дизајн прample • Додадено HybridVFFT блок • Додадено GeneralVTwiddle и GeneralMultVTwiddle блокови |
| 16.1 | 2016.11.10 | • Додадени се 4-канални 2-антени DUC и DDC за LTE референтен дизајн
• Додаден BFU_simple блок • Создадени стандардни и про-изданија. Pro поддржува уреди Arria 10; Стандард ги поддржува сите други семејства. • Застарен на Сигнали блок • Додадена е функционалност за поставување на поставките за интерфејс Avalon-MM во менито DSP Builder |
| продолжи… | ||
| Верзија | Датум | Опис |
| 16.0 | 2016.05.02 | • Реорганизирани библиотеки
• Подобрени резултати за преклопување на MAX 10 уреди • Додаден нов дизајн на прamples: - Гаусовиот генератор на случаен број — DUC_4C4T4R и DDC_4C4T4R LTE дигитална конверзија нагоре и надолу • Додадена е нова стратегија за кастрење FFT: prune_to_widths() |
| 15.1 | 2015.11.11 | • Застарен Стартувај Quartus II и Стартувај Modelsim блокови
• Додадена е поддршка за вкрстување на часовникот • Додадени се реконфигурабилни FIR филтри • Подобрени автобуски интерфејси: — Подобрена проверка и известување за грешки — Подобрена точност на симулацијата — Подобрена имплементација на логиката на робот — Подобрен премин на часовникот • Променети некои Авалон-ММ интерфејси • Додадени нови блокови: — Снимајте вредности — Фанаут — Пауза — Vectorfanout • Додадени IIR: полна стапка со фиксна запирка и IIR: демо снимки со подвижна запирка со целосна стапка • Додаден е референтен дизајн на модем за пренос и примање |
| 15.0 | мај 2015 година | • Додадена е поддршка за излез од SystemVerilog
• Додадена библиотека со надворешни мемории • Додадено Надворешна меморија блок • Додадено ново Дозволете пишување на двете порти параметар до DualMem блок • Променетите параметри се вклучени AvalonMMSlaveSettings блок |
| 14.1 | декември 2014 година | • Додадена е поддршка за Arria 10 блокови со тврда подвижна точка
• Додадени BusStimulus и BusStimulusFileБлокови на читач за дизајн на регистри мапирани со меморија на прampле. • Додаден блок AvalonMMSlaveSettings и DSP Builder > Avalon интерфејси > Avalon-MM slave опција од менито • Отстранети се параметрите на магистралата од блоковите за контрола и сигнал • Го отстрани следниов дизајн прamples: — Конвертор на простор во боја (преклопување за споделување ресурси) — Интерполирање на FIR филтер со коефициенти за ажурирање — Примитивен FIR филтер (преклопување за споделување ресурси) - Сингл-Сtage IIR филтер (преклопување за споделување ресурси) - Три-сtage IIR филтер (преклопување за споделување ресурси) • Додадена е поддршка за системот-во-јамка • Додадени нови блокови: — Класификатор со подвижна запирка — Се акумулира множење со подвижна запирка — Додадена е функција на хипотенуза во математичкиот блок • Додаден дизајн прamples: — Конвертор на простор во боја - Комплекс FIR — CORDIC од Примитивни блокови — Намалување на факторот на сртот — Преклопен FIR — Филтер за децимација со променлива цел број — Векторски сорт – секвенцијален и итеративен |
| продолжи… | ||
| Верзија | Датум | Опис |
| • Додадени референтни дизајни:
— Намалување на факторот на сртот - Директен RF со синтетизирачка тест бенч — Филтер за динамичко десеткување — Реконфигурирачки филтер за десеткање — Филтер за децимација со променлива цел број • Отстранета папка за споделување ресурси • Ажурирана ALU папка |
||
| 14.0 | јуни 2014 година | • Додадена е поддршка за MAX 10 FPGA.
• Отстранета поддршка за уредите Cyclone III и Stratix III • Подобрена DSP Builder Стартувај ModelSim опција, која сега ви овозможува да извршите ModelSim за дизајн од највисоко ниво или за поединечни подмодули • Го смени генерирањето на HDL во директориумот на ниво на уред (под наведениот целен директориум RTL) наместо во хиерархија на директориуми • Додаден сигнал за читање на интерфејсот на автобусот • Додадена е јасна порта на FIFO • Застарени 13 FFT блокови • Додаден нов дизајн на прamples: — Avalon-ST интерфејс (влезен и излез FIFO бафер) со заден притисок — Avalon-ST интерфејс (Излезен FIFO бафер) со заден притисок — Математички функции со фиксна точка — Дробен квадратен корен користејќи CORDIC - Нормализатор - Паралелно FFT — Паралелно FFT со подвижна точка - Квадратен корен користејќи CORDIC — FFT/iFFT со можност за префрлување — FFT со фиксна точка со променлива големина — FFT со фиксна точка со променлива големина без блок BitReverseCoreC — iFFT со фиксна точка со променлива големина — iFFT со фиксна точка со променлива големина без блок BitReverseCoreC — FFT со подвижна точка со променлива големина — FFT со подвижна точка со променлива големина без блок BitReverseCoreC — iFFT со подвижна запирка со променлива големина — iFFT со подвижна запирка со променлива големина без блок BitReverseCoreC • Додадени нови блокови: - Закотвено одложување - Овозможена линија за одложување — Овозможено одложување повратни информации — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P и FFT64P - FFT2X, FFT4X, FFT8X, FFT16X, FFT32X и FFT64X - FFT2, FFT4, VFFT2 и VFFT4 — Општо Мултитвидл и Општо Твидл (GeneralMultiTwiddle, GeneralTwiddle) - Хибриден FFT (Hybrid_FFT) — Паралелно цевководен FFT (PFFT_Pipe) — Подготвен |
| 13.1 | ноември 2013 година | • Отстранета поддршка за следните уреди:
- Arria GX - Циклон II - Хард Копија II, Хард Копија III и Хард Копија IV - Стратикс, Стратикс II, Стратикс ГХ и Стратикс II ГХ • Подобрен проток на преклопување на ALU • Додадени нови функции во блокот Математика. |
| продолжи… | ||
| Верзија | Датум | Опис |
| • Додадена е опцијата за блок на Simulink fi во блоковите Const, DualMem и LUT
• Додаден нов дизајн на прamples: — FFT со променлива прецизност во реално време — Интерполирање на FIR филтер со коефициенти за ажурирање — Зрак со временско доцнење • Додадени нови блокови: - Закотвено одложување - Полином - TwiddleAngle — TwiddleROM и TwiddleROMF — VariableBitReverse - VFFT |
||
| 13.0 | мај 2013 година | • Ажуриран блок на уреди со ново мени за избирач на уреди.
• Додадени нови блокови ModelPrim: - Const Mult - Поделете - Минмакс - Негирај — Скаларен производ • Додадени се девет нови FFT блокови • Додадени десет нови FFT демонстрации |
| 12.1 | ноември 2012 година | • Додадена е функција за преклопување ALU
• Додадени подобрени прецизни опции за подвижна запирка • Ги додадоа следните нови блокови ModelPrim: - AddSub - AddSubFused - CmpCtrl - Математика - Максимум и минимален - MinMaxCtrl - Тркалезна - Триг • Додадени се следните нови FFT блокови: — Откривање на рабовите (EdgeDetect) — Разделник на пулс (PulseDivider) — Мултипликатор на импулси (Мултипликатор на пулс) — Bit-reverse FFT со природен излез (FFT_BR_Natural) • Додадено е следниов нов дизајн FIR прamples: - Супер-сampго десеткува FIR филтерот - Супер-сampфракционо FIR филтер • Додадени се позицијата, брзината и контролата на струјата за AC мотори (со ALU преклопен) дизајн на прample |
Поврзани информации
Прирачник за напредни блокови на DSP Builder
Системски барања
- DSP Builder за Intel FPGA се интегрира со алатките MathWorks MATLAB и Simulink и со софтверот Intel Quartus® Prime.
- Уверете се дека барем една верзија на MathWorks MATLAB и алатката Simulink е достапна на вашата работна станица пред да инсталирате DSP Builder за Intel FPGA. Треба да ја користите истата верзија на софтверот Intel Quartus Prime и DSP Builder за Intel FPGA. DSP Builder за Intel FPGA поддржува само 64-битни верзии на MATLAB.
- Од верзијата 18.0, напредниот блок сет на DSP Builder за Intel FPGA е достапен за Intel Quartus Prime Pro Edition и Intel Quartus Prime Standard Edition. DSP Builder за стандардните блокови на Intel FPGA е достапен само за стандардното издание на Intel Quartus Prime.
Табела 2. DSP Builder за Intel FPGAs MATLAB зависности
| Верзија | Поддржани верзии на MATLAB | ||
| Стандардна блокада на DSP Builder | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| 22.4 | Не е достапно | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Не е достапно | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Не е достапно | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Не е достапно | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Не е достапно | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Не е достапно | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Не е достапно | R2019a R2018b R2018a R2017b | |
| продолжи… | |||
| Верзија | Поддржани верзии на MATLAB | ||
| Стандардна блокада на DSP Builder | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| R2017a R2016b | |||
| 19.1 | Не е поддржано | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Забелешка:
Напредниот блок сет на DSP Builder за Intel FPGA користи типови со фиксна точка на Simulink за сите операции и бара лиценцирани верзии на Simulink фиксна точка. Интел, исто така, ги препорачува DSP System Toolbox и Communications System Toolbox, кои некои ги дизајнираат на прampпомалку употреба.
Поврзани информации
Инсталација и лиценцирање на софтвер на Интел.
Забелешки за издавање на DSP Builder за Intel® FPGAs 9
Документи / ресурси
 |
Intel DSP Builder за Intel FPGA [pdf] Упатство за корисникот DSP Builder за Intel FPGA, Builder за Intel FPGA, Intel FPGA, FPGA |