DSP Builder для Intel FPGA
Інфармацыя аб прадукце
Прадукт называецца DSP Builder для Intel FPGA. Гэта праграмны інструмент, які дазваляе карыстальнікам распрацоўваць і ўкараняць алгарытмы лічбавай апрацоўкі сігналаў (DSP) на FPGA Intel. Інструмент забяспечвае графічны інтэрфейс, які інтэгруецца з інструментам The MathWorks MATLAB і Simulink, што дазваляе карыстальнікам распрацоўваць сістэмы DSP з выкарыстаннем блок-схемы. Інструмент мае розныя версіі, з апошняй версіяй 22.4. Прадукт прайшоў некалькі рэвізій, прычым кожная рэвізія прадстаўляла новыя функцыі, выпраўленні памылак і паляпшэнні. Табліца гісторыі версій змяшчае зводку змяненняў, зробленых у кожнай версіі. Прадукт мае дзве версіі блокаў: стандартны набор блокаў і пашыраны набор блокаў. Стандартны набор блокаў даступны для Intel Quartus Prime Standard Edition, у той час як пашыраны набор блокаў даступны як для Intel Quartus Prime Pro Edition, так і для Intel Quartus Prime Standard Edition. Прадукт мае сістэмныя патрабаванні, якія павінны быць выкананы для правільнай ўстаноўкі і выкарыстання. Для гэтага патрабуецца як мінімум адна версія The MathWorks MATLAB і інструмент Simulink з падтрымкай 64-бітных версій MATLAB. Версія праграмнага забеспячэння Intel Quartus Prime павінна адпавядаць версіі DSP Builder для FPGA Intel, якая выкарыстоўваецца. Пашыраны набор блокаў выкарыстоўвае тыпы Simulink з фіксаванай кропкай для ўсіх аперацый і патрабуе ліцэнзійных версій Simulink Fixed Point. Intel таксама рэкамендуе DSP System Toolbox і Communications System Toolbox для дадатковых функцый.
Інструкцыя па ўжыванні прадукту
- Пераканайцеся, што на вашай працоўнай станцыі ўсталявана сумяшчальная версія The MathWorks MATLAB і Simulink. Інструмент падтрымлівае толькі 64-разрадныя версіі MATLAB.
- Пераканайцеся, што ў вас усталявана адпаведная версія праграмнага забеспячэння Intel Quartus Prime. Версія павінна адпавядаць версіі DSP Builder для Intel FPGA, якую вы выкарыстоўваеце.
- Запусціце DSP Builder для Intel FPGA і адкрыйце графічны інтэрфейс.
- Распрацуйце сваю сістэму DSP, выкарыстоўваючы падыход блок-схемы, які прадстаўляецца інструментам. Выкарыстоўвайце даступныя блокі і функцыі, каб пабудаваць жаданы алгарытм.
- Вазьміце авансtage тыпаў Simulink з фіксаванай кропкай для ўсіх аперацый у вашым дызайне. Пераканайцеся, што ў вас ёсць неабходныя ліцэнзіі для Simulink Fixed Point.
- Калі вам патрэбныя дадатковыя функцыі, разгледзьце магчымасць выкарыстання DSP System Toolbox і Communications System Toolbox, якія рэкамендуе Intel.
- Пасля таго, як ваш дызайн будзе завершаны, вы можаце стварыць неабходныя files для праграмавання Intel FPGA.
Выконваючы гэтыя інструкцыі па выкарыстанні, вы зможаце эфектыўна распрацоўваць і ўкараняць алгарытмы DSP на FPGA Intel з дапамогай DSP Builder для FPGA Intel.
Заўвагі да выпуску DSP Builder для Intel® FPGA
Звязаная інфармацыя
- База ведаў
- Ўстаноўка праграмнага забеспячэння і ліцэнзаванне
Памылка
Памылкі - гэта функцыянальныя дэфекты або памылкі, якія могуць прывесці да адхілення прадукту ад апублікаваных спецыфікацый. Праблемы з дакументацыяй ўключаюць памылкі, незразумелыя апісанні або пропускі ў бягучых апублікаваных спецыфікацыях або дакументах на прадукт.
Каб атрымаць поўную інфармацыю аб памылках і версіях, на якія яны паўплывалі, звярніцеся да старонкі базы ведаў Intel® webсайт.
Звязаная інфармацыя
База ведаў
DSP Builder для Intel FPGA Пашыраная гісторыя версій Blockset
| Версія | Дата | Апісанне |
| 22.4 | 2022.12.12 | Дададзены дызайн механізму множання матрыцы Exampле. |
| 22.3 | 2022.09.30 | • Палепшаная прадукцыйнасць:
— DSP Builder цяпер выкарыстоўвае блок FP DSP для FP16 і Bfloat16, правільна акруглены, Дадаць, пад or AddSub на прыладах Intel Agilex — Прадастаўлены доступ да цяжкіх і лёгкіх архітэктур DSP для экспанентнага і натуральнага лагарывання ў наборы блокаў DSP Builder. — палепшанае выкарыстанне логікі FP FFT для двух фарматаў FP з меншай дакладнасцю: FP16 і FP19. • Палепшаная інтэграцыя канструкцый DSP Builder з іншымі IP у Platform Designer. — DSP Builder не разгортвае, а захоўвае разам вектары (неабавязкова) складаных сігналаў як адзіны канал. — Вы таксама можаце прызначыць каналу ўласную ролю. DSP Builder аўтаматычна прызначае некалькі каналаў з унікальнымі назвамі, дадаючы да інтэрфейсу назву мадэлі DSP Builder. • Палепшана канфігурацыя па змаўчанні БПФ блокі для мінімізацыі памылак пры змене параметраў FFT. • Прадугледжаная магчымасць скіду ўнутранага стану ЯЛІНКА блакаваць падчас цёплага скіду. • Дададзена бібліятэка, якая змяшчае блокі Simulink, якія падтрымліваюцца ў DSP Builder. |
| 22.2 | 2022.03.30 | Паменшаная колькасць унутраных ітэрацый КОРДЫК блок, каб паменшыць выкарыстанне рэсурсаў і павялічыць дакладнасць. |
| працяг... | ||
| Версія | Дата | Апісанне |
| 22.1 | 2022.06.30 | • Дададзена справаздача аб затрымках у GPIO блок (падобна да справаздачы аб затрымцы на Канал IO
блокі). • Дададзены гібрыд спіна да спіны VFFT блок, які падтрымлівае бесперапынную струменевую перадачу даных пры змене памеру FFT без неабходнасці ачысткі канвеера FFT. • Дададзена падтрымка Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX у DSP Builder Advanced Pro. Вы павінны скампіляваць створаны RTL з версіяй Intel Quartus Std. • Пашыраны механізм кантролю доступу для чытання SharedMems блок • Палепшаная ўпакоўка блокаў DSP шляхам пераўтварэння Дадаць, пад, і Мукс да дынамічнага AddSub блок |
| 21.4 | 2021.12.30 | Дададзена AXI4StreamReceiver і AXI4StreamTransmitter да Паток бібліятэка |
| 21.3 | 2021.09.30 | • Дададзена бібліятэка DFT з ДПФ, ReorderBlock, і ReorderAndRescale блокі
• Дададзена падтрымка прылад Cyclone V • Да блокаў памяці DSP Builder дададзены рэкамендатыўны кантроль доступу для чытання (RA). • Дададзены спрошчаны набор блокаў БПФ спіна да спіны • Дададзеная магчымасць аўтаномнай устаноўкі DSP Builder без неабходнасці ўстаноўкі Intel Quartus Prime, сумяшчальнай з версіяй |
| 21.1 | 2021.06.30 | • Дададзена Канчатковы аўтамат блок і дызайн эксampле.
• Дададзена падтрымка версіі MATLAB: R2020b |
| 20.1 | 2020.04.13 | Выдалены селектар прылад у Параметры прылады панэль. |
| 2019.09.01 | Дададзена падтрымка прылад Intel Agilex®. | |
| 19.1 | 2019.04.01 | • Дададзена падтрымка двух новых тыпаў з плаваючай кропкай float16_m7 (bfloat) і float19_m10.
• Дададзена функцыя залежнай затрымкі. • Дададзены справаздачы аб узроўні запаўнення буфера FIFO. |
| 18.1 | 2018.09.17 | • Дададзены імпарт HDL.
• Дададзены мадэлі праграмнага забеспячэння C++. |
| 18.0 | 2018.05.08 | • Дададзена падтрымка мінімізацыі аўтаматычнага скіду канструкцый DSP Builder. Мінімізацыя скіду вызначае мінімальны набор рэгістраў у канструкцыі, якія патрабуюць скіду, захоўваючы пры гэтым правільную функцыянальнасць канструкцыі. Памяншэнне колькасці рэгістраў, якія DSP Builder скідвае, можа даць палепшаную якасць вынікаў, г.зн. памяншэнне плошчы і павелічэнне Fmax.
• Дададзена падтрымка бітавых палёў у SharedMem блок. Гэтыя палі забяспечваюць функцыянальнасць, аналагічную існуючай падтрымцы бітавых палёў у RegField і RegOut блокі. • Дададзена бэта-версія падтрымкі для імпарту HDL, якая ўключае сінтэзуемыя праекты VHDL або Verilog HDL у дызайн DSP Builder. Затым вы можаце мадэляваць імпартаваны дызайн з дапамогай кампанентаў DSP Builder Simulink. Імпарт HDL уключае мінімальны карыстацкі інтэрфейс, але патрабуе ручной налады. Каб выкарыстоўваць гэтую функцыю, вам патрабуецца ліцэнзія на інструмент MathWorks HDL Verifier. |
| 17.1 | 2017.11.06 | • Дададзены супер-sample NCO design exampле.
• Дададзена падтрымка прылад Intel Cyclone® 10 і Intel Stratix® 10. • Выдаленыя асобнікі Сігналы блок. • Уключана выдаленая опцыя WYSIWYG SynthesisInfo блок. |
| 17.0 | 2017.05.05 | • Рэбрэндынг Intel
• Састарэла Сігналы блок • Дададзены дызайн Гаўса і генератара выпадковых лікаў, напрыкладampлес • Дададзены надпісы зменнага памеруampсвятлодыёдны FFT дызайн example • Дададзена Гібрыдны VFFT блок • Дададзена GeneralVTwiddle і GeneralMultVTwiddle блокі |
| 16.1 | 2016.11.10 | • Дададзены 4-канальны 2-антэнны DUC і DDC для эталоннага дызайну LTE
• Дададзены блок BFU_simple • Створаны выпускі Standard і Pro. Pro падтрымлівае прылады Arria 10; Standard падтрымлівае ўсе іншыя сем'і. • Састарэла Сігналы блок • Дададзеныя функцыі для наладкі інтэрфейсу Avalon-MM у меню DSP Builder |
| працяг... | ||
| Версія | Дата | Апісанне |
| 16.0 | 2016.05.02 | • Рэарганізаваны бібліятэкі
• Палепшаныя вынікі складання на прыладах MAX 10 • Дададзены новы дызайн напрampлес: — Генератар выпадковых лікаў Гаўса — DUC_4C4T4R і DDC_4C4T4R LTE лічбавае пераўтварэнне ўверх і ўніз • Дададзена новая стратэгія абразання FFT: prune_to_widths() |
| 15.1 | 2015.11.11 | • Састарэла Запусціце Quartus II і Запусціце Modelsim блокі
• Дададзена падтрымка перасячэння гадзінніка • Дададзены пераналаджвальныя FIR-фільтры • Палепшаныя інтэрфейсы шыны: — Палепшаная праверка памылак і справаздачнасць — Палепшаная дакладнасць мадэлявання — Палепшаная рэалізацыя падпарадкаванай логікі шыны — Палепшаны скрыжаванне гадзінніка • Зменены некаторыя інтэрфейсы Avalon-MM • Дададзены новыя блокі: — Захоп значэнняў — Разветвитель — Паўза — Vectorfanout • Дададзены дэманстрацыі IIR: поўная хуткасць з фіксаванай кропкай і IIR: поўная хуткасць з плаваючай кропкай • Дададзены эталонны дызайн мадэма перадачы і прыёму |
| 15.0 | травень 2015 г | • Дададзена падтрымка вываду SystemVerilog
• Дададзена бібліятэка знешняй памяці • Дададзена Знешняя памяць блок • Дададзена новае Дазволіць запіс на абодва парты параметр DualMem блок • Змененыя параметры ўкл Налады AvalonMMSlave блок |
| 14.1 | снежань 2014 г | • Дададзена падтрымка блокаў Arria 10 з жорсткай плаваючай кропкай
• Дададзены BusStimulus і BusStimulusFileДызайн блокаў счытвальніка для рэгістраў, адлюстраваных у памяціampле. • Дададзены блок AvalonMMSlaveSettings і DSP Builder > Avalon Interfaces > Avalon-MM slave опцыя меню • Выдалены параметры шыны з блокаў кіравання і сігналу • Выдалены наступны дызайн, напрыкладampлес: — Канвэртар каляровых прастораў (складання рэсурсаў) — Інтэрпаляцыйны FIR-фільтр з каэфіцыентамі абнаўлення — Прымітыўны FIR-фільтр (згортванне сумеснага выкарыстання рэсурсаў) — Адзіночны-Stage IIR-фільтр (згортванне сумеснага выкарыстання рэсурсаў) — Трохtage IIR-фільтр (згортванне сумеснага выкарыстання рэсурсаў) • Дададзена падтрымка сістэмы ў цыкле • Дададзены новыя блокі: — Класіфікатар з плаваючай кропкай — Назапашванне множання з плаваючай кропкай — Дададзена функцыя гіпатэнузы ў матэматычны блок • Дададзены дызайн exampлес: — Канвэртар каляровай прасторы — Комплекс РІХ — CORDIC ад першабытных блокаў — Зніжэнне крэст-каэфіцыента — Складаная ПІХ — Фільтр дэцымацыі з пераменнай цэлалікавай хуткасцю — Вектарнае сартаванне – паслядоўнае і ітэрацыйнае |
| працяг... | ||
| Версія | Дата | Апісанне |
| • Дададзены эталонныя ўзоры:
— Зніжэнне крэст-каэфіцыента — Прамая ВЧ з Synthesizable Testbench — Дынамічны фільтр прарэжвання — Пераналаджвальны фільтр дэцымацыі — Фільтр дэцымацыі з пераменнай цэлалікавай хуткасцю • Выдалена тэчка для сумеснага выкарыстання рэсурсаў • Абноўлена папка ALU |
||
| 14.0 | Чэрвень 2014 г | • Дададзена падтрымка MAX 10 FPGA.
• Выдалена падтрымка прылад Cyclone III і Stratix III • Палепшаны DSP Builder Запусціце ModelSim варыянт, які цяпер дазваляе запускаць ModelSim для дызайну верхняга ўзроўню або асобных падмодуляў • Зменена генерацыя HDL у каталог на ўзроўні прылады (пад названым мэтавым каталогам RTL), а не ў іерархіі каталогаў • Дададзены сігнал чытання на інтэрфейсе шыны • Дададзены чысты порт на FIFO • Састарэлыя 13 блокаў FFT • Дададзены новы дызайн напрampлес: — Інтэрфейс Avalon-ST (уваходны і выходны буфер FIFO) з супрацьціскам — Інтэрфейс Avalon-ST (выхадны буфер FIFO) з супрацьціскам — Матэматычныя функцыі з фіксаванай кропкай — Дробавы квадратны корань з дапамогай CORDIC — Нармалізатар — Паралельнае БПФ — Паралельнае БПФ з плаваючай кропкай — Квадратны корань з дапамогай CORDIC — Пераключэнне FFT/iFFT — БПФ з фіксаванай кропкай пераменнага памеру — БПФ з фіксаванай кропкай зменнага памеру без блока BitReverseCoreC — БПФ з фіксаванай кропкай зменнага памеру — IFFT з фіксаванай кропкай зменнага памеру без блока BitReverseCoreC — БПФ з плаваючай кропкай зменнага памеру — БПФ з плаваючай кропкай зменнага памеру без блока BitReverseCoreC — IFFT з плаваючай кропкай зменнага памеру — IFFT з плаваючай кропкай зменнага памеру без блока BitReverseCoreC • Дададзены новыя блокі: — Замацаваная затрымка — Уключана лінія затрымкі — Уключана затрымка зваротнай сувязі — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P і FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X і FFT64X — FFT2, FFT4, VFFT2 і VFFT4 — General Multitwiddle і General Twiddle (GeneralMultiTwiddle, GeneralTwiddle) — Гібрыднае БПФ (Hybrid_FFT) — Паралельнае канвеернае БПФ (PFFT_Pipe) — Гатовы |
| 13.1 | 2013 лістапада | • Выдалена падтрымка наступных прылад:
— Arria GX — Цыклон II — HardCopy II, HardCopy III і HardCopy IV — Stratix, Stratix II, Stratix GX і Stratix II GX • Палепшаны паток складання ALU • Дададзены новыя функцыі ў матэматычны блок. |
| працяг... | ||
| Версія | Дата | Апісанне |
| • Дададзена опцыя блока Simulink fi для блокаў Const, DualMem і LUT
• Дададзены новы дызайн напрampлес: — БПФ у рэжыме рэальнага часу з пераменнай дакладнасцю — Інтэрпаляцыйны FIR-фільтр з каэфіцыентамі абнаўлення — Фарміравальнік прамяня з затрымкай часу • Дададзены новыя блокі: — Замацаваная затрымка — Паліном — ТвіддлАнгл — TwiddleROM і TwiddleROMF — VariableBitReverse — VFFT |
||
| 13.0 | травень 2013 г | • Абноўлены блок прылад з новым меню выбару прылад.
• Дададзены новыя блокі ModelPrim: — Канст Мульт — Падзяліць — Мінмакс — Адмаўляць — Скалярны здабытак • Дададзены дзевяць новых блокаў FFT • Дададзена дзесяць новых дэманстрацый БПФ |
| 12.1 | 2012 лістапада | • Дададзена функцыя складання ALU
• Дададзены параметры з плаваючай кропкай палепшанай дакладнасці • Дададзены наступныя новыя блокі ModelPrim: — AddSub — AddSubFused — CmpCtrl — Матэматыка — Максімум і мінімум — MinMaxCtrl — Круглы — Трыг • Дададзены наступныя новыя блокі FFT: — Выяўленне краю (EdgeDetect) — Дзельнік імпульсу (PulseDivider) — Мультыплікатар імпульсу (PulseMultiplier) — Біт-зваротнае БПФ з натуральным выхадам (FFT_BR_Natural) • Дададзены наступны новы дызайн FIR, напрыкладampлес: — Супер-ыample знішчальны FIR фільтр — Супер-ыample фракцыйны FIR фільтр • Дададзена кіраванне становішчам, хуткасцю і токам для рухавікоў пераменнага току (са складаным ALU), напрample |
Звязаная інфармацыя
DSP Builder Advanced Blockset Дапаможнік
Сістэмныя патрабаванні
- DSP Builder для Intel FPGA інтэгруецца з інструментамі MathWorks MATLAB і Simulink і з праграмным забеспячэннем Intel Quartus® Prime.
- Перш чым усталяваць DSP Builder для Intel FPGA, упэўніцеся, што на вашай працоўнай станцыі даступна хаця б адна версія інструмента MathWorks MATLAB і Simulink. Вы павінны выкарыстоўваць адну і тую ж версію праграмнага забеспячэння Intel Quartus Prime і DSP Builder для FPGA Intel. DSP Builder для Intel FPGA падтрымлівае толькі 64-бітныя версіі MATLAB.
- Пачынаючы з версіі 18.0, пашыраны набор блокаў DSP Builder для Intel FPGA даступны для Intel Quartus Prime Pro Edition і Intel Quartus Prime Standard Edition. DSP Builder для стандартнага набору блокаў Intel FPGA даступны толькі для Intel Quartus Prime Standard Edition.
Табліца 2. DSP Builder для Intel FPGA Залежнасці MATLAB
| Версія | Версіі, якія падтрымліваюцца MATLAB | ||
| Стандартны набор блокаў DSP Builder | Пашыраны набор блокаў DSP Builder | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| 22.4 | Няма ў наяўнасці | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Няма ў наяўнасці | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Няма ў наяўнасці | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Няма ў наяўнасці | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Няма ў наяўнасці | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Няма ў наяўнасці | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Няма ў наяўнасці | R2019a R2018b R2018a R2017b | |
| працяг... | |||
| Версія | Версіі, якія падтрымліваюцца MATLAB | ||
| Стандартны набор блокаў DSP Builder | Пашыраны набор блокаў DSP Builder | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| R2017a R2016b | |||
| 19.1 | Не падтрымліваецца | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Заўвага:
Пашыраны набор блокаў DSP Builder для Intel FPGA выкарыстоўвае тыпы з фіксаванай кропкай Simulink для ўсіх аперацый і патрабуе ліцэнзійных версій Simulink Fixed Point. Intel таксама рэкамендуе DSP System Toolbox і Communications System Toolbox, якія некаторыя распрацоўваюць напрampвыкарыстоўваць.
Звязаная інфармацыя
Устаноўка і ліцэнзаванне праграмнага забеспячэння Intel.
Заўвагі да выпуску 9 канструктара DSP для Intel® FPGA
Дакументы / Рэсурсы
 |
intel DSP Builder для Intel FPGA [pdfКіраўніцтва карыстальніка Канструктар DSP для Intel FPGA, канструктар для Intel FPGA, Intel FPGA, FPGA |