DSP Builder para sa mga Intel FPGA
Impormasyon ng Produkto
Ang produkto ay tinatawag na DSP Builder para sa mga Intel FPGA. Ito ay isang software tool na nagpapahintulot sa mga user na magdisenyo at magpatupad ng mga digital signal processing (DSP) algorithm sa mga Intel FPGA. Ang tool ay nagbibigay ng graphical na interface na sumasama sa The MathWorks MATLAB at Simulink tool, na nagpapahintulot sa mga user na magdisenyo ng mga DSP system gamit ang block diagram approach. Ang tool ay may iba't ibang bersyon, na ang pinakabagong bersyon ay 22.4. Ang produkto ay dumaan sa ilang mga rebisyon, sa bawat rebisyon ay nagpapakilala ng mga bagong feature, pag-aayos ng bug, at pagpapahusay. Ang talahanayan ng kasaysayan ng pagbabago ay nagbibigay ng buod ng mga pagbabagong ginawa sa bawat bersyon. Ang produkto ay may dalawang blockset na edisyon: ang karaniwang blockset at ang advanced na blockset. Ang standard blockset ay available para sa Intel Quartus Prime Standard Edition, habang ang advanced blockset ay available para sa parehong Intel Quartus Prime Pro Edition at Intel Quartus Prime Standard Edition. Ang produkto ay may mga kinakailangan sa system na kailangang matugunan para sa wastong pag-install at paggamit. Nangangailangan ito ng hindi bababa sa isang bersyon ng The MathWorks MATLAB at Simulink tool, na may suporta para sa 64-bit na bersyon ng MATLAB. Ang bersyon ng software ng Intel Quartus Prime ay dapat tumugma sa bersyon ng DSP Builder para sa mga Intel FPGA na ginagamit. Gumagamit ang advanced blockset ng mga uri ng fixed-point ng Simulink para sa lahat ng operasyon at nangangailangan ng mga lisensyadong bersyon ng Simulink Fixed Point. Inirerekomenda din ng Intel ang DSP System Toolbox at ang Communications System Toolbox para sa karagdagang functionality.
Mga Tagubilin sa Paggamit ng Produkto
- Tiyaking mayroon kang katugmang bersyon ng The MathWorks MATLAB at Simulink tool na naka-install sa iyong workstation. Sinusuportahan lamang ng tool ang 64-bit na bersyon ng MATLAB.
- Tiyaking mayroon kang naaangkop na bersyon ng Intel Quartus Prime software na naka-install. Dapat tumugma ang bersyon sa bersyon ng DSP Builder para sa mga Intel FPGA na ginagamit mo.
- Ilunsad ang DSP Builder para sa mga Intel FPGA at buksan ang graphical na interface.
- Idisenyo ang iyong DSP system gamit ang block diagram approach na ibinigay ng tool. Gamitin ang magagamit na mga bloke at mga tampok upang bumuo ng iyong ninanais na algorithm.
- Kumuha ng advantage ng mga uri ng fixed-point ng Simulink para sa lahat ng operasyon sa iyong disenyo. Tiyaking mayroon kang mga kinakailangang lisensya para sa Simulink Fixed Point.
- Kung kailangan mo ng karagdagang functionality, isaalang-alang ang paggamit ng DSP System Toolbox at Communications System Toolbox, na inirerekomenda ng Intel.
- Kapag kumpleto na ang iyong disenyo, maaari kang bumuo ng kinakailangan filepara sa pagprograma ng Intel FPGA.
Sa pamamagitan ng pagsunod sa mga tagubilin sa paggamit na ito, magagawa mong epektibong magdisenyo at magpatupad ng mga algorithm ng DSP sa mga Intel FPGA gamit ang DSP Builder para sa mga Intel FPGA.
DSP Builder para sa Mga Tala sa Paglabas ng mga Intel® FPGA
Kaugnay na Impormasyon
- Base ng Kaalaman
- Pag-install at Paglilisensya ng Software
Erratum
Ang Errata ay mga functional na depekto o mga error, na maaaring maging sanhi ng paglihis ng produkto mula sa nai-publish na mga detalye. Kasama sa mga isyu sa dokumentasyon ang mga error, hindi malinaw na paglalarawan, o pagtanggal mula sa kasalukuyang na-publish na mga detalye o mga dokumento ng produkto.
Para sa buong impormasyon sa errata at sa mga bersyon na apektado ng errata, sumangguni sa pahina ng Knowledge Base ng Intel® website.
Kaugnay na Impormasyon
Base ng Kaalaman
DSP Builder para sa Intel FPGAs Advanced Blockset Revision History
| Bersyon | Petsa | Paglalarawan |
| 22.4 | 2022.12.12 | Idinagdag ang Matrix Multiply Engine Design Halample. |
| 22.3 | 2022.09.30 | • Pinahusay na pagganap:
— Ginagamit na ngayon ng DSP Builder ang FP DSP block para sa FP16 at Bfloat16, wastong bilugan, Idagdag, Sub or AddSub sa mga Intel Agilex device — Nagbigay ng access sa DSP heavy at DSP light architecture para sa exponential at natural na log sa DSP Builder blockset. — pinahusay na paggamit ng logic ng FP FFT para sa dalawang mas mababang katumpakan na mga format ng FP: FP16 at FP19. • Pinahusay na pagsasama ng mga disenyo ng DSP Builder sa iba pang IP sa Platform Designer. — Ang DSP Builder ay hindi nag-unroll ngunit nagsasama-sama ng mga vector ng (opsyonal) kumplikadong mga signal bilang isang solong conduit entity. — Maaari ka ring magtalaga ng custom na tungkulin sa conduit. Awtomatikong nagtatalaga ang DSP Builder ng maraming conduit na may mga natatanging pangalan sa pamamagitan ng paglalagay ng prefix sa interface gamit ang pangalan ng modelo ng DSP Builder. • Pinahusay ang default na configuration ng FFT block upang mabawasan ang mga error kapag binabago ang mga parameter ng FFT. • Nagbigay ng opsyon upang i-reset ang panloob na estado ng FIR harangan sa panahon ng mainit na pag-reset. • Nagdagdag ng library na naglalaman ng mga block ng Simulink na sinusuportahan ng DSP Builder. |
| 22.2 | 2022.03.30 | Nabawasan ang bilang ng internal na pag-ulit sa CORDIC harangan upang bawasan ang paggamit ng mapagkukunan at pataasin ang katumpakan. |
| nagpatuloy... | ||
| Bersyon | Petsa | Paglalarawan |
| 22.1 | 2022.06.30 | • Nagdagdag ng latency na pag-uulat sa GPIO block (katulad ng latency na pag-uulat sa Channel IO
mga bloke). • Nagdagdag ng hybrid back-to-back VFFT block, na sumusuporta sa tuluy-tuloy na pag-stream ng data kapag nagbabago ang laki ng FFT nang hindi kinakailangang i-flush ang pipeline ng FFT. • Nagdagdag ng suporta para sa Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX sa DSP Builder Advanced Pro. Dapat mong i-compile ang nabuong RTL gamit ang Intel Quartus Std edition. • Pinalawak ang mekanismo ng kontrol sa read-access upang SharedMems harangan • Pinahusay na DSP block packing sa pamamagitan ng pag-convert Idagdag, Sub, at Mux sa isang dynamic AddSub harangan |
| 21.4 | 2021.12.30 | Idinagdag AXI4StreamReceiver at AXI4StreamTransmitter sa Streaming aklatan |
| 21.3 | 2021.09.30 | • Nagdagdag ng DFT Library na may DFT, ReorderBlock, at ReorderAndRescale mga bloke
• Nagdagdag ng suporta para sa mga Cyclone V device • Nagdagdag ng advisory read access (RA) na mga kontrol sa mga bloke ng memorya ng DSP Builder • Nagdagdag ng pinasimple na back-to-back FFT blockset • Nagdagdag ng kakayahang mag-install ng DSP Builder na nakapag-iisa nang hindi nangangailangan ng pag-install ng Intel Quartus Prime na katugma sa bersyon |
| 21.1 | 2021.06.30 | • Idinagdag May hangganan na Makina ng Estado bloke at disenyo halample.
• Nagdagdag ng suporta para sa bersyon ng MATLAB: R2020b |
| 20.1 | 2020.04.13 | Inalis ang tagapili ng device sa Mga Parameter ng Device panel. |
| 2019.09.01 | Nagdagdag ng suporta para sa mga Intel Agilex® device. | |
| 19.1 | 2019.04.01 | • Nagdagdag ng suporta para sa dalawang bagong floating-point na uri float16_m7 (bfloat) at float19_m10.
• Nagdagdag ng tampok na umaasa sa latency. • Nagdagdag ng FIFO buffer fill-level na pag-uulat. |
| 18.1 | 2018.09.17 | • Nagdagdag ng HDL import.
• Nagdagdag ng mga modelo ng software ng C++. |
| 18.0 | 2018.05.08 | • Nagdagdag ng suporta para sa awtomatikong pag-reset ng minimization ng mga disenyo ng DSP Builder. Tinutukoy ng reset minimization ang kaunting set ng mga register sa isang disenyo na nangangailangan ng pag-reset, habang pinapanatili ang tamang functionality ng disenyo. Ang pagbabawas sa bilang ng mga rehistro na nire-reset ng DSP Builder ay maaaring magbigay ng pinahusay na kalidad ng mga resulta ie nabawasan ang lugar at tumaas na Fmax.
• Nagdagdag ng suporta para sa mga bit field sa SharedMem harangan. Ang mga patlang na ito ay nagbibigay ng kahalintulad na pag-andar sa kasalukuyang bit field na suporta sa RegField at RegOut mga bloke. • Nagdagdag ng beta na suporta para sa HDL import, na isinasama ang VHDL o Verilog HDL synthesizable na mga disenyo sa isang DSP Builder na disenyo. Maaari mong i-cosimulate ang na-import na disenyo sa mga bahagi ng DSP Builder Simulink. Kasama sa pag-import ng HDL ang kaunting user interface, ngunit nangangailangan ng ilang manu-manong pag-setup. Para magamit ang feature na ito, kailangan mo ng lisensya para sa MathWorks HDL Verifier tool. |
| 17.1 | 2017.11.06 | • Nagdagdag ng mga super-sampang disenyo ng NCO halample.
• Nagdagdag ng suporta para sa Intel Cyclone® 10 at Intel Stratix® 10 device. • Inalis ang mga pagkakataon ng Mga senyales harangan. • Tinanggal ang opsyong WYSIWYG sa SynthesisInfo harangan. |
| 17.0 | 2017.05.05 | • Na-rebrand bilang Intel
• Hindi na ginagamit Mga senyales harangan • Nagdagdag ng disenyo ng Gaussian at Random Number Generator halamples • Nagdagdag ng mga supers ng variable-sizeamppinamunuan ang disenyo ng FFT halample • Idinagdag HybridVFFT harangan • Idinagdag GeneralVTwiddle at GeneralMultVTwiddle mga bloke |
| 16.1 | 2016.11.10 | • Nagdagdag ng 4-channel na 2-antenna na DUC at DDC para sa disenyo ng reference ng LTE
• Nagdagdag ng BFU_simple block • Nilikha ang Standard at Pro na edisyon. Sinusuportahan ng Pro ang Arria 10 na mga aparato; Sinusuportahan ng Standard ang lahat ng iba pang pamilya. • Hindi na ginagamit ang Mga senyales harangan • Nagdagdag ng functionality para sa pagtatakda ng mga setting ng interface ng Avalon-MM sa menu ng DSP Builder |
| nagpatuloy... | ||
| Bersyon | Petsa | Paglalarawan |
| 16.0 | 2016.05.02 | • Muling inayos ang mga aklatan
• Pinahusay na mga resulta ng pag-fold sa MAX 10 na device • Nagdagdag ng bagong disenyo halamples: — Gaussian Random Number Generator — DUC_4C4T4R at DDC_4C4T4R LTE digital-up at down-conversion • Nagdagdag ng bagong diskarte sa FFT pruning: prune_to_widths() |
| 15.1 | 2015.11.11 | • Hindi na ginagamit Patakbuhin ang Quartus II at Patakbuhin ang Modelsim mga bloke
• Nagdagdag ng suporta sa pagtawid ng orasan • Nagdagdag ng mga re-configure na FIR filter • Pinahusay na mga interface ng bus: — Pinahusay na pagsusuri at pag-uulat ng error — Pinahusay na katumpakan ng simulation — Pinahusay na pagpapatupad ng lohika ng alipin ng bus — Pinahusay na pagtawid ng orasan • Binago ang ilang mga interface ng Avalon-MM • Nagdagdag ng mga bagong bloke: — Kunin ang mga Halaga — Fanout — I-pause — Vectorfanout • Nagdagdag ng IIR: full-rate fixed-point at IIR: full-rate na mga floating-point na demo • Nagdagdag ng pagpapadala at pagtanggap ng disenyo ng sanggunian ng modem |
| 15.0 | Mayo 2015 | • Nagdagdag ng suporta para sa SystemVerilog output
• Nagdagdag ng mga panlabas na memorya ng library • Idinagdag Panlabas na Memorya harangan • Nagdagdag ng bago Payagan ang pagsulat sa parehong port parameter sa DualMem harangan • Binago ang mga parameter sa Mga Setting ng AvalonMMSlave harangan |
| 14.1 | Disyembre 2014 | • Nagdagdag ng suporta para sa Arria 10 hard-floating-point blocks
• Nagdagdag ng BusStimulus at BusStimulusFileBina-block ng mambabasa ang disenyo ng mga register na naka-memorya halample. • Nagdagdag ng AvalonMMSlaveSettings block at DSP Builder > Avalon Interfaces > Avalon-MM slave opsyon sa menu • Inalis ang mga parameter ng bus mula sa Control at Signal block • Inalis ang sumusunod na disenyo halamples: — Color Space Converter (Pagbabahagi ng Resource Folding) — Interpolating FIR Filter na may Update Coefficients — Primitive FIR Filter (Resource Sharing Folding) — Single-Stage IIR Filter (Pagbabahagi ng Resource Folding) — Tatlong-stage IIR Filter (Pagbabahagi ng Resource Folding) • Nagdagdag ng suporta sa system-in-the-loop • Nagdagdag ng mga bagong bloke: — Floating-point classifier — Floating-point multiply maipon — Nagdagdag ng hypotenuse function sa math block • Nagdagdag ng disenyo halamples: — Color space converter - Kumplikadong FIR — CORDIC mula sa Primitive Blocks — Pagbawas ng crest factor — Natitiklop na FIR — Variable Integer Rate Decimation Filter — Vector sort – sequential at iterative |
| nagpatuloy... | ||
| Bersyon | Petsa | Paglalarawan |
| • Nagdagdag ng mga disenyo ng sanggunian:
— Pagbawas ng crest factor — Direktang RF na may Synthesizable Testbench — Filter ng Dynamic na Decimation — Muling i-configure ang Decimation Filter — Variable Integer Rate Decimation Filter • Inalis ang folder ng pagbabahagi ng mapagkukunan • Na-update na folder ng ALU |
||
| 14.0 | Hunyo 2014 | • Nagdagdag ng suporta para sa MAX 10 FPGA.
• Inalis ang suporta para sa Cyclone III at Stratix III na mga device • Napabuti DSP Builder Run ModelSim opsyon, na nagpapahintulot sa iyo na magpatakbo ng ModelSim para sa nangungunang antas ng disenyo o mga indibidwal na submodules • Binago ang pagbuo ng HDL sa direktoryo ng antas ng device (sa ilalim ng tinukoy na target na direktoryo ng RTL) sa halip na sa isang hierarchy ng mga direktoryo • Nagdagdag ng read signal sa interface ng bus • Nagdagdag ng malinaw na port sa FIFO • Hindi na ginagamit ang 13 FFT block • Nagdagdag ng bagong disenyo halamples: — Avalon-ST Interface (Input at Output FIFO Buffer) na may Backpressure — Avalon-ST Interface (Output FIFO Buffer) na may Backpressure — Fixed-point maths function — Fractional square root gamit ang CORDIC - Normalizer — Parallel FFT — Parallel Floating-Point FFT — Square root gamit ang CORDIC — Nababagong FFT/iFFT — Variable-Size Fixed-Point FFT — Variable-Size Fixed-Point FFT na walang BitReverseCoreC Block — Variable-Size Fixed-Point iFFT — Variable-Size Fixed-Point iFFT na walang BitReverseCoreC Block — Variable-Size Floating-Point FFT — Variable-Size Floating-Point FFT na walang BitReverseCoreC Block — Variable-Size Floating-Point iFFT — Variable-Size Floating-Point iFFT na walang BitReverseCoreC Block • Nagdagdag ng mga bagong bloke: — Naka-angkla na Pagkaantala — Pinagana ang Delay Line — Pinagana ang Pagkaantala ng Feedback — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P, at FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X, at FFT64X — FFT2, FFT4, VFFT2, at VFFT4 — General Multitwiddle at General Twiddle (GeneralMultiTwiddle, GeneralTwiddle) — Hybrid FFT (Hybrid_FFT) — Parallel Pipelined FFT (PFFT_Pipe) — Handa na |
| 13.1 | Nobyembre 2013 | • Inalis ang suporta para sa mga sumusunod na device:
— Arria GX — Bagyo II — HardCopy II, HardCopy III, at HardCopy IV — Stratix, Stratix II, Stratix GX, at Stratix II GX • Pinahusay na ALU folding flow • Nagdagdag ng mga bagong function sa Math block. |
| nagpatuloy... | ||
| Bersyon | Petsa | Paglalarawan |
| • Nagdagdag ng opsyon sa block ng Simulink fi sa Const, DualMem, at LUT blocks
• Nagdagdag ng bagong disenyo halamples: — Variable-precision real-time na FFT — Interpolating FIR Filter na may pag-update ng mga coefficient — Time-delay beamformer • Nagdagdag ng mga bagong bloke: — Naka-angkla na Pagkaantala — Polinomyal — TwiddleAngle — TwiddleROM at TwiddleROMF — VariableBitReverse — VFFT |
||
| 13.0 | Mayo 2013 | • Na-update na block ng device gamit ang bagong menu ng Device Selector.
• Nagdagdag ng mga bagong bloke ng ModelPrim: — Const Mult — Hatiin — MinMax — Negate - Produktong Scalar • Nagdagdag ng siyam na bagong FFT block • Nagdagdag ng sampung bagong demonstrasyon ng FFT |
| 12.1 | Nobyembre 2012 | • Nagdagdag ng tampok na natitiklop na ALU
• Nagdagdag ng pinahusay na katumpakan na mga opsyon sa floating-point • Idinagdag ang mga sumusunod na bagong bloke ng ModelPrim: — AddSub — AddSubFused — CmpCtrl — Math — Pinakamataas at Pinakamababa — MinMaxCtrl — Bilog — Trig • Idinagdag ang sumusunod na bagong mga bloke ng FFT: — Edge Detect (EdgeDetect) — Pulse Divider (PulseDivider) — Pulse Multiplier (PulseMultiplier) — Bit-Reverse FFT na may Natural na Output (FFT_BR_Natural) • Idinagdag ang sumusunod na bagong disenyo ng FIR halamples: — Super-sample decimating FIR filter — Super-sampang fractional FIR filter • Idinagdag ang posisyon, bilis, at kasalukuyang kontrol para sa mga AC motor (na may ALU folding) na disenyo halample |
Kaugnay na Impormasyon
DSP Builder Advanced Blockset Handbook
Mga Kinakailangan sa System
- Ang DSP Builder para sa mga Intel FPGA ay isinasama sa mga tool ng MathWorks MATLAB at Simulink at sa software ng Intel Quartus® Prime.
- Tiyaking available ang kahit isang bersyon ng MathWorks MATLAB at Simulink tool sa iyong workstation bago mo i-install ang DSP Builder para sa mga Intel FPGA. Dapat mong gamitin ang parehong bersyon ng Intel Quartus Prime software at DSP Builder para sa mga Intel FPGA. Ang DSP Builder para sa mga Intel FPGA ay sumusuporta lamang sa mga 64-bit na bersyon ng MATLAB.
- Mula sa v18.0, ang DSP Builder para sa Intel FPGAs advanced blockset ay available para sa Intel Quartus Prime Pro Edition at Intel Quartus Prime Standard Edition. Ang DSP Builder para sa Intel FPGAs standard blockset ay available lang para sa Intel Quartus Prime Standard Edition.
Talahanayan 2. DSP Builder para sa Intel FPGAs MATLAB Dependencies
| Bersyon | Mga Sinusuportahang Bersyon ng MATLAB | ||
| DSP Builder Standard Blockset | Advanced na Blockset ng Tagabuo ng DSP | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| 22.4 | Hindi available | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Hindi available | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Hindi available | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Hindi available | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Hindi available | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Hindi available | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Hindi available | R2019a R2018b R2018a R2017b | |
| nagpatuloy... | |||
| Bersyon | Mga Sinusuportahang Bersyon ng MATLAB | ||
| DSP Builder Standard Blockset | Advanced na Blockset ng Tagabuo ng DSP | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| R2017a R2016b | |||
| 19.1 | Hindi suportado | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Tandaan:
Ang DSP Builder para sa Intel FPGAs advanced blockset ay gumagamit ng Simulink fixed-point na mga uri para sa lahat ng operasyon at nangangailangan ng mga lisensyadong bersyon ng Simulink Fixed Point. Inirerekomenda din ng Intel ang DSP System Toolbox at ang Communications System Toolbox, na kung saan ang ilang mga disenyo halamples use.
Kaugnay na Impormasyon
Pag-install at Paglilisensya ng Intel Software.
DSP Builder para sa Intel® FPGAs Release Notes 9
Mga Dokumento / Mga Mapagkukunan
 |
intel DSP Builder para sa mga Intel FPGA [pdf] Gabay sa Gumagamit DSP Builder para sa Intel FPGAs, Builder para sa Intel FPGAs, Intel FPGAs, FPGAs |