DSP Builder za Intel FPGA
Informacije o izdelku
Izdelek se imenuje DSP Builder za Intel FPGA. Je programsko orodje, ki uporabnikom omogoča načrtovanje in implementacijo algoritmov za digitalno obdelavo signalov (DSP) na procesorjih Intel FPGA. Orodje ponuja grafični vmesnik, ki se integrira z orodjem MathWorks MATLAB in Simulink, kar uporabnikom omogoča načrtovanje sistemov DSP z uporabo pristopa blokovnega diagrama. Orodje ima različne različice, zadnja različica pa je 22.4. Izdelek je bil deležen več revizij, pri čemer je vsaka revizija uvedla nove funkcije, popravke napak in izboljšave. Tabela zgodovine revizij nudi povzetek sprememb v vsaki različici. Izdelek ima dve izdaji nabora blokov: standardni nabor blokov in napredni nabor blokov. Standardni nabor blokov je na voljo za Intel Quartus Prime Standard Edition, medtem ko je napredni nabor blokov na voljo za Intel Quartus Prime Pro Edition in Intel Quartus Prime Standard Edition. Izdelek ima sistemske zahteve, ki morajo biti izpolnjene za pravilno namestitev in uporabo. Zahteva vsaj eno različico orodja The MathWorks MATLAB in Simulink s podporo za 64-bitne različice MATLAB-a. Različica programske opreme Intel Quartus Prime se mora ujemati z različico DSP Builder za Intel FPGA, ki se uporablja. Napredni nabor blokov uporablja tipe fiksne točke Simulink za vse operacije in zahteva licenčne različice fiksne točke Simulink. Intel priporoča tudi DSP System Toolbox in Communications System Toolbox za dodatne funkcije.
Navodila za uporabo izdelka
- Prepričajte se, da imate na delovni postaji nameščeno združljivo različico orodja The MathWorks MATLAB in Simulink. Orodje podpira samo 64-bitne različice MATLAB-a.
- Preverite, ali imate nameščeno ustrezno različico programske opreme Intel Quartus Prime. Različica se mora ujemati z različico DSP Builder za Intel FPGA, ki jo uporabljate.
- Zaženite DSP Builder za Intel FPGA in odprite grafični vmesnik.
- Oblikujte svoj sistem DSP s pristopom blokovnega diagrama, ki ga ponuja orodje. Uporabite razpoložljive bloke in funkcije za izdelavo želenega algoritma.
- Vzemite vnaprejtage tipov fiksne točke Simulink za vse operacije v vašem dizajnu. Zagotovite, da imate potrebne licence za Simulink Fixed Point.
- Če potrebujete dodatne funkcije, razmislite o uporabi DSP System Toolbox in Communications System Toolbox, ki ju priporoča Intel.
- Ko je vaš dizajn končan, lahko ustvarite potrebno files za programiranje Intel FPGA.
Če sledite tem navodilom za uporabo, boste lahko učinkovito načrtovali in izvajali algoritme DSP na Intel FPGA z uporabo DSP Builder za Intel FPGA.
Opombe ob izdaji DSP Builder za Intel® FPGA
Povezane informacije
- Baza znanja
- Namestitev programske opreme in licenciranje
Napaka
Napake so funkcionalne okvare ali napake, zaradi katerih lahko izdelek odstopa od objavljenih specifikacij. Težave z dokumentacijo vključujejo napake, nejasne opise ali opustitve trenutno objavljenih specifikacij ali dokumentov izdelka.
Za vse informacije o napakah in različicah, na katere vplivajo napake, glejte stran zbirke znanja Intel® webmesto.
Povezane informacije
Baza znanja
DSP Builder for Intel FPGAs Advanced Blockset Revision History
| Različica | Datum | Opis |
| 22.4 | 2022.12.12 | Dodana zasnova motorja Matrix Multiply Engine Example. |
| 22.3 | 2022.09.30 | • Izboljšana zmogljivost:
— DSP Builder zdaj uporablja blok FP DSP za FP16 in Bfloat16, pravilno zaokrožen, Dodaj, Sub or AddSub na napravah Intel Agilex — Omogočen dostop do težkih in lahkih arhitektur DSP za eksponentni in naravni dnevnik v naboru blokov DSP Builder. — izboljšana uporaba logike FP FFT za dva formata FP z manjšo natančnostjo: FP16 in FP19. • Izboljšana integracija zasnov DSP Builder z drugimi IP-ji v Platform Designerju. — DSP Builder ne odvija, ampak ohranja skupaj vektorje (izbirno) kompleksnih signalov kot en sam vodnik. — Vodniku lahko dodelite tudi vlogo po meri. DSP Builder samodejno dodeli več vodov z edinstvenimi imeni tako, da predpono vmesniku doda ime modela DSP Builder. • Izboljšana privzeta konfiguracija FFT blokov za zmanjšanje napak pri spreminjanju parametrov FFT. • Zagotovljena možnost ponastavitve notranjega stanja JELKA blokira med toplo ponastavitvijo. • Dodana knjižnica, ki vsebuje bloke Simulink, ki jih načrti DSP Builder podpirajo. |
| 22.2 | 2022.03.30 | Zmanjšano število notranjih ponovitev CORDIC blokirajte, da zmanjšate porabo virov in povečate natančnost. |
| nadaljevanje ... | ||
| Različica | Datum | Opis |
| 22.1 | 2022.06.30 | • Dodano poročanje o zakasnitvah v GPIO blok (podobno poročanju o zakasnitvi na Kanal IO
bloki). • Dodan hibrid hrbet ob hrbet VFFT blok, ki podpira neprekinjeno pretakanje podatkov, ko se spremeni velikost FFT, ne da bi bilo treba izprazniti cevovod FFT. • Dodana podpora za Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX v DSP Builder Advanced Pro. Ustvarjeni RTL morate prevesti z izdajo Intel Quartus Std. • Razširjen mehanizem za nadzor dostopa do branja na SharedMems blok • Izboljšano pakiranje blokov DSP s pretvorbo Dodaj, Sub, in mux na dinamično AddSub blok |
| 21.4 | 2021.12.30 | Dodano AXI4StreamReceiver in AXI4StreamTransmitter do Pretakanje knjižnica |
| 21.3 | 2021.09.30 | • Dodana knjižnica DFT z DFT, ReorderBlock, in ReorderAndRescale bloki
• Dodana podpora za naprave Cyclone V • Dodan nadzor svetovalnega dostopa za branje (RA) v pomnilniške bloke DSP Builder • Dodan je poenostavljen nabor blokov FFT, ki se giblje nazaj za hrbtom • Dodana zmožnost samostojne namestitve DSP Builderja brez potrebe po namestitvi Intel Quartus Prime, ki je združljiva z različico |
| 21.1 | 2021.06.30 | • Dodano Končni avtomat blok in oblikovanje nprample.
• Dodana podpora za različico MATLAB: R2020b |
| 20.1 | 2020.04.13 | Odstranjen izbirnik naprav v Parametri naprave panel. |
| 2019.09.01 | Dodana podpora za naprave Intel Agilex®. | |
| 19.1 | 2019.04.01 | • Dodana podpora za dva nova tipa s plavajočo vejico float16_m7 (bfloat) in float19_m10.
• Dodana funkcija odvisne latence. • Dodano poročanje o ravni polnjenja medpomnilnika FIFO. |
| 18.1 | 2018.09.17 | • Dodan uvoz HDL.
• Dodani modeli programske opreme C++. |
| 18.0 | 2018.05.08 | • Dodana podpora za samodejno ponastavitev minimizacije zasnov DSP Builder. Minimizacija ponastavitve določa minimalni nabor registrov v načrtu, ki zahteva ponastavitev, hkrati pa ohranja pravilno funkcionalnost dizajna. Zmanjšanje števila registrov, ki jih DSP Builder ponastavi, lahko zagotovi izboljšano kakovost rezultatov, tj. zmanjšano površino in povečan Fmax.
• Dodana podpora za bitna polja v SharedMem blok. Ta polja zagotavljajo analogno funkcionalnost obstoječi podpori bitnih polj v RegField in RegOut bloki. • Dodana beta podpora za uvoz HDL, ki vključuje sintetizirane modele VHDL ali Verilog HDL v dizajn DSP Builder. Nato lahko kosimulirate uvoženo zasnovo s komponentami DSP Builder Simulink. Uvoz HDL vključuje minimalen uporabniški vmesnik, vendar zahteva nekaj ročnih nastavitev. Za uporabo te funkcije potrebujete licenco za orodje MathWorks HDL Verifier. |
| 17.1 | 2017.11.06 | • Dodani super-sample NCO design example.
• Dodana podpora za naprave Intel Cyclone® 10 in Intel Stratix® 10. • Odstranjeni primerki Signali blok. • Izbrisana možnost WYSIWYG je vklopljena SynthesisInfo blok. |
| 17.0 | 2017.05.05 | • Preimenovan v Intel
• Zastarelo Signali blok • Dodan Gaussov in generator naključnih števil npramples • Dodani dodatki spremenljive velikostiampled FFT design example • Dodano Hibridni VFFT blok • Dodano GeneralVTwiddle in GeneralMultVTwiddle bloki |
| 16.1 | 2016.11.10 | • Dodan 4-kanalni 2-antenski DUC in DDC za referenčno zasnovo LTE
• Dodan blok BFU_simple • Ustvarili izdaji Standard in Pro. Pro podpira naprave Arria 10; Standard podpira vse druge družine. • Opustil Signali blok • Dodana funkcionalnost za nastavitev nastavitev vmesnika Avalon-MM v meniju DSP Builder |
| nadaljevanje ... | ||
| Različica | Datum | Opis |
| 16.0 | 2016.05.02 | • Reorganizirane knjižnice
• Izboljšani rezultati zlaganja na napravah MAX 10 • Dodan nov dizajn npramples: — Gaussov generator naključnih števil — DUC_4C4T4R in DDC_4C4T4R LTE digitalna pretvorba navzgor in navzdol • Dodana nova strategija obrezovanja FFT: prune_to_widths() |
| 15.1 | 2015.11.11 | • Zastarelo Zaženite Quartus II in Zaženite Modelsim bloki
• Dodana podpora za prečkanje ure • Dodani rekonfigurabilni FIR filtri • Izboljšani vmesniki vodila: — Izboljšano preverjanje in poročanje o napakah — Izboljšana natančnost simulacije — Izboljšana implementacija podrejene logike vodila — Izboljšano prečkanje ure • Spremenjeni nekateri vmesniki Avalon-MM • Dodani novi bloki: — Zajemite vrednosti — Ventilator — Premor — Vectorfanout • Dodan IIR: polna stopnja s fiksno vejico in IIR: polna hitrost s plavajočo vejico • Dodana referenčna zasnova oddajnega in sprejemnega modema |
| 15.0 | maj 2015 | • Dodana podpora za izhod SystemVerilog
• Dodana knjižnica zunanjih pomnilnikov • Dodano Zunanji pomnilnik blok • Dodano novo Dovoli pisanje na obeh vratih parameter v DualMem blok • Spremenjeni parametri vklopljeni Nastavitve AvalonMMSlave blok |
| 14.1 | december 2014 | • Dodana podpora za bloke s trdo plavajočo vejico Arria 10
• Dodan BusStimulus in BusStimulusFileBralni bloki za načrtovanje pomnilniško preslikanih registrov nprample. • Dodan blok AvalonMMSlaveSettings in DSP Builder > Avalon Interfaces > Avalon-MM slave možnost menija • Odstranjeni parametri vodila iz krmilnih in signalnih blokov • Odstranjen naslednji dizajn, npramples: — Pretvornik barvnega prostora (zlaganje z deljenjem virov) — Interpolacijski FIR filter s posodabljajočimi koeficienti — Primitivni FIR filter (zlaganje skupne rabe virov) — Enojni-Stage IIR Filter (Resource Sharing Folding) — Trojketage IIR Filter (Resource Sharing Folding) • Dodana podpora za sistem v zanki • Dodani novi bloki: — Klasifikator s plavajočo vejico — Akumulacija množenja s plavajočo vejico — Dodana funkcija hipotenuze v matematični blok • Dodan dizajn npramples: — Pretvornik barvnega prostora — Kompleksna FIR — CORDIC iz primitivnih blokov — Zmanjšanje vršnega faktorja — Zložljiva FIR — Filter za decimacijo s spremenljivo celoštevilsko hitrostjo — Vektorsko razvrščanje – zaporedno in iterativno |
| nadaljevanje ... | ||
| Različica | Datum | Opis |
| • Dodani referenčni modeli:
— Zmanjšanje vršnega faktorja — Neposredni RF s testno napravo, ki jo je mogoče sintetizirati — Dinamični decimacijski filter — Rekonfigurabilen decimacijski filter — Filter za decimacijo s spremenljivo celoštevilsko hitrostjo • Odstranjena mapa za skupno rabo virov • Posodobljena mapa ALU |
||
| 14.0 | junij 2014 | • Dodana podpora za MAX 10 FPGA.
• Odstranjena podpora za naprave Cyclone III in Stratix III • Izboljšano DSP Builder Zaženite ModelSim možnost, ki vam zdaj omogoča zagon ModelSim za oblikovanje najvišje ravni ali posamezne podmodule • Spremenjeno generiranje HDL v imenik na ravni naprave (pod določenim ciljnim imenikom RTL) namesto v hierarhiji imenikov • Dodan signal za branje na vmesniku vodila • Dodana čista vrata na FIFO • Opuščenih 13 blokov FFT • Dodan nov dizajn npramples: — Vmesnik Avalon-ST (vhodni in izhodni medpomnilnik FIFO) z protitlakom — Vmesnik Avalon-ST (izhodni medpomnilnik FIFO) z protitlakom — Matematične funkcije s fiksno točko — Delni kvadratni koren z uporabo CORDIC — Normalizator — Vzporedni FFT — Vzporedno FFT s plavajočo vejico — Kvadratni koren z uporabo CORDIC — Preklopljiv FFT/iFFT — FFT s fiksno točko spremenljive velikosti — FFT s fiksno točko spremenljive velikosti brez bloka BitReverseCoreC — iFFT s fiksno točko spremenljive velikosti — iFFT s fiksno točko spremenljive velikosti brez bloka BitReverseCoreC — FFT s plavajočo vejico spremenljive velikosti — FFT s plavajočo vejico spremenljive velikosti brez bloka BitReverseCoreC — iFFT s plavajočo vejico spremenljive velikosti — iFFT s plavajočo vejico spremenljive velikosti brez bloka BitReverseCoreC • Dodani novi bloki: — Zasidrana zamuda — Omogočena črta zakasnitve — Omogočena zakasnitev povratne informacije — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P in FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X in FFT64X — FFT2, FFT4, VFFT2 in VFFT4 — General Multitwiddle in General Twiddle (GeneralMultiTwiddle, GeneralTwiddle) — Hibridni FFT (Hybrid_FFT) — Vzporedno cevno FFT (PFFT_Pipe) — Pripravljen |
| 13.1 | november 2013 | • Odstranjena podpora za naslednje naprave:
— Arria GX — Ciklon II — HardCopy II, HardCopy III in HardCopy IV — Stratix, Stratix II, Stratix GX in Stratix II GX • Izboljšan ALU zgibni tok • Dodane nove funkcije v matematični blok. |
| nadaljevanje ... | ||
| Različica | Datum | Opis |
| • Dodana možnost bloka Simulink fi blokom Const, DualMem in LUT
• Dodan nov dizajn npramples: — FFT v realnem času s spremenljivo natančnostjo — Interpolacijski FIR filter s posodabljajočimi koeficienti — Oblikovalnik snopa s časovnim zamikom • Dodani novi bloki: — Zasidrana zamuda — Polinom — TwiddleAngle — TwiddleROM in TwiddleROMF — VariableBitReverse — VFFT |
||
| 13.0 | maj 2013 | • Posodobljen blok naprav z novim menijem izbirnika naprav.
• Dodani novi bloki ModelPrim: — Const Mult — Razdeliti — MinMax — Zanikati — Skalarni produkt • Dodanih devet novih FFT blokov • Dodanih deset novih demonstracij FFT |
| 12.1 | november 2012 | • Dodana funkcija zlaganja ALU
• Dodane možnosti izboljšane natančnosti s plavajočo vejico • Dodani so naslednji novi bloki ModelPrim: — AddSub — AddSubFused — CmpCtrl — Matematika — Največ in Najmanj — MinMaxCtrl — Okrogla — Trig • Dodani so naslednji novi bloki FFT: — Zaznavanje robov (EdgeDetect) — Delilnik impulzov (PulseDivider) — Multiplikator impulza (PulseMultiplier) — Bit-Reverse FFT z naravnim izhodom (FFT_BR_Natural) • Dodana naslednja nova zasnova FIR npramples: — Super-sample zdesetkajoči FIR filter — Super-sampfrakcijski FIR filter • Dodan nadzor položaja, hitrosti in toka za izmenične motorje (z ALU preklopom) design example |
Povezane informacije
DSP Builder Advanced Blockset priročnik
Sistemske zahteve
- DSP Builder za Intel FPGA se integrira z orodji MathWorks MATLAB in Simulink ter s programsko opremo Intel Quartus® Prime.
- Zagotovite, da je na vaši delovni postaji na voljo vsaj ena različica orodja MathWorks MATLAB in Simulink, preden namestite DSP Builder za Intel FPGA. Uporabite isto različico programske opreme Intel Quartus Prime in DSP Builder za Intel FPGA. DSP Builder za Intel FPGA podpira samo 64-bitne različice MATLAB.
- Od različice 18.0 je DSP Builder za napredni nabor blokov Intel FPGA na voljo za Intel Quartus Prime Pro Edition in Intel Quartus Prime Standard Edition. DSP Builder za standardni blok blokov Intel FPGA je na voljo samo za Intel Quartus Prime Standard Edition.
Tabela 2. Builder DSP za Intel FPGA Odvisnosti MATLAB
| Različica | Podprte različice MATLAB | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| 22.4 | Ni na voljo | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Ni na voljo | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Ni na voljo | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Ni na voljo | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Ni na voljo | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Ni na voljo | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Ni na voljo | R2019a R2018b R2018a R2017b | |
| nadaljevanje ... | |||
| Različica | Podprte različice MATLAB | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| R2017a R2016b | |||
| 19.1 | Ni podprto | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Opomba:
DSP Builder za napredni nabor blokov Intel FPGA uporablja vrste fiksnih točk Simulink za vse operacije in zahteva licenčne različice fiksnih točk Simulink. Intel priporoča tudi DSP System Toolbox in Communications System Toolbox, ki ju nekateri oblikujejo npramples use.
Povezane informacije
Namestitev in licenciranje programske opreme Intel.
DSP Builder za Intel® FPGAs Opombe ob izdaji 9
Dokumenti / Viri
 |
intel DSP Builder za Intel FPGA [pdf] Uporabniški priročnik DSP Builder za Intel FPGA, Builder za Intel FPGA, Intel FPGA, FPGA |