Ndërtues DSP për Intel FPGA
Informacioni i produktit
Produkti quhet DSP Builder për Intel FPGA. Është një mjet softuerësh që i lejon përdoruesit të dizajnojnë dhe zbatojnë algoritme të përpunimit të sinjalit dixhital (DSP) në Intel FPGA. Mjeti ofron një ndërfaqe grafike që integrohet me mjetin MathWorks MATLAB dhe Simulink, duke i lejuar përdoruesit të dizajnojnë sisteme DSP duke përdorur një qasje diagrami bllok. Mjeti ka versione të ndryshme, me versionin më të fundit 22.4. Produkti ka kaluar nëpër disa rishikime, me secilin rishikim që prezanton veçori të reja, rregullime të gabimeve dhe përmirësime. Tabela e historisë së rishikimeve ofron një përmbledhje të ndryshimeve të bëra në secilin version. Produkti ka dy botime të grupeve: grupin standard të bllokut dhe grupin e avancuar të bllokut. Blloqet standarde janë në dispozicion për Intel Quartus Prime Standard Edition, ndërsa grupi i avancuar i bllokut është i disponueshëm si për Intel Quartus Prime Pro Edition ashtu edhe për Intel Quartus Prime Standard Edition. Produkti ka kërkesa të sistemit që duhet të plotësohen për instalimin dhe përdorimin e duhur. Kërkon të paktën një version të mjetit MathWorks MATLAB dhe Simulink, me mbështetje për versionet 64-bit të MATLAB. Versioni i softuerit Intel Quartus Prime duhet të përputhet me versionin e DSP Builder për Intel FPGA-të që përdoren. Kompleti i avancuar i bllokut përdor llojet e pikave fikse të Simulink për të gjitha operacionet dhe kërkon versione të licencuara të Pikës Fikse Simulink. Intel rekomandon gjithashtu kutinë e veglave të sistemit DSP dhe kutinë e veglave të sistemit të komunikimit për funksione shtesë.
Udhëzimet e përdorimit të produktit
- Sigurohuni që të keni të instaluar në stacionin tuaj të punës një version të pajtueshëm të mjetit MathWorks MATLAB dhe Simulink. Mjeti mbështet vetëm versionet 64-bit të MATLAB.
- Sigurohuni që keni të instaluar versionin e duhur të softuerit Intel Quartus Prime. Versioni duhet të përputhet me versionin e DSP Builder për Intel FPGA që po përdorni.
- Hapni DSP Builder për Intel FPGA dhe hapni ndërfaqen grafike.
- Dizajnoni sistemin tuaj DSP duke përdorur qasjen e bllok-diagramit të ofruar nga mjeti. Përdorni blloqet dhe veçoritë e disponueshme për të ndërtuar algoritmin tuaj të dëshiruar.
- Merr përparatage nga llojet e pikave fikse të Simulink për të gjitha operacionet në dizajnin tuaj. Sigurohuni që keni licencat e nevojshme për Simulink Fixed Point.
- Nëse keni nevojë për funksione shtesë, merrni parasysh përdorimin e kutisë së veglave të sistemit DSP dhe kutisë së veglave të sistemit të komunikimit, të cilat rekomandohen nga Intel.
- Pasi dizajni juaj të ketë përfunduar, ju mund të gjeneroni të nevojshmen files për programimin e një Intel FPGA.
Duke ndjekur këto udhëzime përdorimi, do të jeni në gjendje të dizajnoni dhe zbatoni në mënyrë efektive algoritmet DSP në Intel FPGA duke përdorur DSP Builder për Intel FPGA.
DSP Builder për shënimet e lëshimit të Intel® FPGA
Informacione të Përafërta
- Baza e njohurive
- Instalimi dhe licencimi i softuerit
I gabuar
Gabimet janë defekte ose gabime funksionale, të cilat mund të bëjnë që produkti të devijojë nga specifikimet e publikuara. Çështjet e dokumentacionit përfshijnë gabime, përshkrime të paqarta ose lëshime nga specifikimet aktuale të publikuara ose dokumentet e produktit.
Për informacion të plotë mbi gabimet dhe versionet e prekura nga gabimet, referojuni faqes së bazës së njohurive të Intel® webfaqe.
Informacione të Përafërta
Baza e njohurive
Ndërtues DSP për Historinë e Rishikimit të Përparuar të Blockset të Intel FPGA
| Versioni | Data | Përshkrimi |
| 22.4 | 2022.12.12 | Dizajni i motorit të shumëfishimit të matricës së shtuar Example. |
| 22.3 | 2022.09.30 | • Performanca e përmirësuar:
— DSP Builder tani përdor bllokun FP DSP për FP16 dhe Bfloat16, të rrumbullakosura saktë, Shtoni, Nën or AddSub në pajisjet Intel Agilex — Ofrohet akses në arkitekturat e rënda DSP dhe DSP të lehta për regjistrin eksponencial dhe natyror në grupin e bllokut DSP Builder. — përmirësimi i përdorimit të logjikës së FP FFT për dy formate FP me saktësi më të ulët: FP16 dhe FP19. • Përmirësimi i integrimit të dizajneve të DSP Builder me IP të tjera në Dizajnuesin e Platformës. — Ndërtuesi i DSP nuk shpalos, por mban së bashku vektorët e sinjaleve komplekse (opsionale) si një entitet i vetëm përçues. — Ju gjithashtu mund t'i caktoni një rol të personalizuar kanalit. DSP Builder cakton automatikisht kanale të shumta me emra unikë duke prefiksuar ndërfaqen me emrin e modelit DSP Builder. • Përmirësoi konfigurimin e paracaktuar të FFT bllokon për të minimizuar gabimet kur ndryshoni parametrat FFT. • Ofrohet opsioni për të rivendosur gjendjen e brendshme të bredhi bllokoni gjatë një rivendosjeje të ngrohtë. • U shtua një bibliotekë që përmban blloqet Simulink që mbështet dizajnet e DSP Builder. |
| 22.2 | 2022.03.30 | Numri i përsëritjeve të brendshme të reduktuar në KORDIKE bllokojnë për të reduktuar përdorimin e burimeve dhe për të rritur saktësinë. |
| vazhdoi… | ||
| Versioni | Data | Përshkrimi |
| 22.1 | 2022.06.30 | • U shtua raportimi i vonesës në GPIO bllok (ngjashëm me raportimin e vonesës në Kanali IO
blloqe). • U shtua një hibrid back-to-back VFFT bllok, i cili mbështet transmetimin e vazhdueshëm të të dhënave kur madhësia FFT ndryshon pa pasur nevojë të shpëlajë tubacionin FFT. • Mbështetje e shtuar për Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX në DSP Builder Advanced Pro. Duhet të përpiloni RTL-në e krijuar me edicionin Intel Quartus Std. • Zgjeroi mekanizmin e kontrollit të aksesit për lexim në SharedMems bllokoj • Përmirësimi i paketimit të bllokut DSP duke konvertuar Shtoni, Nën, dhe MUX në një dinamikë AddSub bllokoj |
| 21.4 | 2021.12.30 | Shtuar Marrësi AXI4Stream dhe Transmetuesi AXI4Stream te Transmetim bibliotekë |
| 21.3 | 2021.09.30 | • U shtua Biblioteka DFT me DFT, ReorderBlloku, dhe ReorderAndRescale blloqe
• Mbështetje e shtuar për pajisjet Cyclone V • Shtuar kontrolle këshilluese për aksesin në lexim (RA) në blloqet e kujtesës DSP Builder • U shtua një grup bllokimi FFT i thjeshtuar prapa pas • Është shtuar aftësia për të instaluar DSP Builder në mënyrë të pavarur pa kërkuar një instalim Intel Quartus Prime të pajtueshëm me versionin |
| 21.1 | 2021.06.30 | • Shtuar Makina e gjendjes së fundme blloku dhe dizajni p.shample.
• Mbështetje e shtuar për versionin MATLAB: R2020b |
| 20.1 | 2020.04.13 | Zgjedhësi i pajisjes u hoq brenda Parametrat e pajisjes panel. |
| 2019.09.01 | Mbështetje e shtuar për pajisjet Intel Agilex®. | |
| 19.1 | 2019.04.01 | • U shtua mbështetje për dy lloje të reja me pikë lundruese float16_m7 (bfloat) dhe float19_m10.
• Është shtuar veçoria e vonesës së varur. • U shtua raportimi i nivelit të mbushjes së tamponit FIFO. |
| 18.1 | 2018.09.17 | • U shtua importi HDL.
• U shtuan modele të softuerit C++. |
| 18.0 | 2018.05.08 | • Mbështetje e shtuar për minimizimin automatik të rivendosjes së dizajneve të DSP Builder. Minimizimi i rivendosjes përcakton grupin minimal të regjistrave në një dizajn që kërkon rivendosje, duke ruajtur funksionalitetin e saktë të dizajnit. Zvogëlimi i numrit të regjistrave që DSP Builder rivendos mund të japë cilësi të përmirësuar të rezultateve, p.sh. zvogëlimin e zonës dhe rritje të Fmax.
• Shtoi mbështetje për fushat bit në SharedMem bllokoj. Këto fusha ofrojnë funksionalitet analog me mbështetjen ekzistuese të fushës së bitit në RegField dhe RegOut blloqe. • U shtua mbështetje beta për importin HDL, e cila përfshin dizajne të sintetizueshme VHDL ose Verilog HDL në një dizajn DSP Builder. Më pas mund të bashkësimuloni dizajnin e importuar me komponentët e DSP Builder Simulink. Importi HDL përfshin një ndërfaqe minimale të përdoruesit, por kërkon një konfigurim manual. Për të përdorur këtë veçori, ju nevojitet një licencë për mjetin MathWorks HDL Verifier. |
| 17.1 | 2017.11.06 | • U shtuan super-sample dizajni i nënoficerëve example.
• Mbështetje e shtuar për pajisjet Intel Cyclone® 10 dhe Intel Stratix® 10. • Instancat e hequra të Sinjalet bllokoj. • Opsioni WYSIWYG u fshi SintezëInfo bllokoj. |
| 17.0 | 2017.05.05 | • Riemërtuar si Intel
• I zhvlerësuar Sinjalet bllokoj • U shtua dizajni Gaussian dhe Random Number Generator examples • U shtuan supers me madhësi të ndryshueshmeampudhëhequr dizajn FFT example • Shtuar HybridVFFT bllokoj • Shtuar GeneralVTwiddle dhe GeneralMultVTwiddle blloqe |
| 16.1 | 2016.11.10 | • Shtuar DUC me 4 kanale me 2 antena dhe DDC për dizajn referencë LTE
• U shtua blloku BFU_simple • Krijoi botimet Standard dhe Pro. Pro mbështet pajisjet Arria 10; Standardi mbështet të gjitha familjet e tjera. • Shpërndarë Sinjalet bllokoj • Funksionaliteti i shtuar për vendosjen e cilësimeve të ndërfaqes Avalon-MM në menynë DSP Builder |
| vazhdoi… | ||
| Versioni | Data | Përshkrimi |
| 16.0 | 2016.05.02 | • Bibliotekat e riorganizuara
• Rezultatet e përmirësuara të palosjes në pajisjet MAX 10 • U shtua dizajn i ri p.shamples: - Gjeneruesi i numrave të rastësishëm Gaussian — Konvertimi dixhital lart dhe poshtë DUC_4C4T4R dhe DDC_4C4T4R LTE • U shtua strategjia e re e krasitjes FFT: prune_to_widths() |
| 15.1 | 2015.11.11 | • I zhvlerësuar Drejtoni Quartus II dhe Ekzekutoni Modelsim blloqe
• U shtua mbështetje për kalimin e orës • U shtuan filtra FIR të rikonfigurueshëm • Ndërfaqet e përmirësuara të autobusëve: — Kontrollimi dhe raportimi i përmirësuar i gabimeve — Saktësia e përmirësuar e simulimit — Implementimi i përmirësuar i logjikës së skllevërve të autobusit — Përmirësimi i kalimit të orës • Ndryshuar disa ndërfaqe Avalon-MM • Blloqe të reja të shtuara: — Kapni vlerat — Fanout — Ndalo — Vectorfanout • IIR i shtuar: demonstrime me pikë fikse me normë të plotë dhe IIR: demonstrime me normë të plotë me pikë lundruese • U shtua dizajni i referencës së modemit të transmetimit dhe marrjes |
| 15.0 | maj 2015 | • Mbështetje e shtuar për daljen SystemVerilog
• U shtua biblioteka e memories së jashtme • Shtuar Memorie e jashtme bllokoj • U shtua e re Lejo shkrimin në të dy portet parametër për të DualMem bllokoj • Parametrat e ndryshuar janë aktivizuar AvalonMMSlaveCilësimet bllokoj |
| 14.1 | dhjetor 2014 | • Mbështetje e shtuar për blloqet Arria 10 me pikë të fortë lundruese
• U shtuan BusStimulus dhe BusStimulusFileBlloqet e lexuesve në dizajnin e regjistrave të hartuar me memorie p.shample. • U shtua blloku AvalonMMSlaveSettings dhe Ndërtuesi DSP > Ndërfaqet Avalon > skllav Avalon-MM opsioni i menysë • Parametrat e autobusit u hoqën nga blloqet e kontrollit dhe sinjalit • U hoq dizajni i mëposhtëm p.shamples: — Konvertuesi i hapësirës së ngjyrave (Palosja e ndarjes së burimeve) — Interpolimi i filtrit FIR me koeficientët përditësues — Filtri primitiv FIR (Palosja e Ndarjes së Burimeve) - Single-Stage Filtri IIR (Palosja e Ndarjes së Burimeve) - Tre-stage Filtri IIR (Palosja e Ndarjes së Burimeve) • Mbështetja e shtuar e sistemit në lak • Blloqe të reja të shtuara: - Klasifikuesi me pikë lundruese - Akumuloj shumëfishimin me pikë lundruese — U shtua funksioni i hipotenuzës në bllokun e matematikës • Dizajni i shtuar p.shamples: — Konvertuesi i hapësirës së ngjyrave — Kompleksi FIR — CORDIC nga blloqet primitive — Reduktimi i faktorit kreshtë - FIR i palosshëm — Filtri i përcaktimit të shkallës së plotë të ndryshueshme — Renditja vektoriale – sekuenciale dhe përsëritëse |
| vazhdoi… | ||
| Versioni | Data | Përshkrimi |
| • Dizajnet e shtuara të referencës:
— Reduktimi i faktorit kreshtë — RF e drejtpërdrejtë me panel testimi të sintetizueshëm — Filtri Dinamik i Dhënies — Filtri i përcaktimit të rikonfigurueshëm — Filtri i përcaktimit të shkallës së plotë të ndryshueshme • Dosja e ndarjes së burimeve u hoq • Dosja ALU e përditësuar |
||
| 14.0 | Qershor 2014 | • Mbështetje e shtuar për MAX 10 FPGA.
• U hoq mbështetja për pajisjet Cyclone III dhe Stratix III • Përmirësuar DSP Builder Run ModelSim opsion, i cili tani ju lejon të ekzekutoni ModelSim për dizajnin e nivelit të lartë ose nënmodulet individuale • Ndryshoi gjenerimin e HDL në drejtorinë e nivelit të pajisjes (nën drejtorinë e synuar RTL të specifikuar) dhe jo në një hierarki drejtorish • Është shtuar sinjali i leximit në ndërfaqen e autobusit • Shtuar port të qartë në FIFO • 13 blloqe FFT të vjetruara • U shtua dizajn i ri p.shamples: — Ndërfaqja Avalon-ST (Buffer FIFO hyrëse dhe dalëse) me presion prapa — Ndërfaqja Avalon-ST (Buffer FIFO dalëse) me presion prapa — Funksionet e matematikës me pikë fikse - Rrënja katrore thyesore duke përdorur CORDIC - Normalizues - FFT paralele - FFT me pikë lundruese paralele - Rrënja katrore duke përdorur CORDIC — FFT/iFFT me ndërrim — FFT me pikë fikse me madhësi të ndryshueshme — FFT me pikë fikse me madhësi të ndryshueshme pa bllok BitReverseCoreC — iFFT me pikë fikse me madhësi të ndryshueshme — iFFT me pikë fikse me madhësi të ndryshueshme pa bllok BitReverseCoreC — FFT me pikë lundruese me madhësi të ndryshueshme — FFT me pikë lundruese me madhësi të ndryshueshme pa bllok BitReverseCoreC — iFFT me pikë lundruese me madhësi të ndryshueshme — iFFT me pikë lundruese me madhësi të ndryshueshme pa bllok BitReverseCoreC • Blloqe të reja të shtuara: - Vonesa e ankoruar — Linja e vonesës e aktivizuar — Vonesa e reagimit të aktivizuar — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P dhe FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X dhe FFT64X - FFT2, FFT4, VFFT2 dhe VFFT4 — General Multitwiddle dhe General Twiddle (GeneralMultiTwiddle, GeneralTwiddle) - FFT hibrid (Hybrid_FFT) — FFT me tubacion paralel (PFFT_Pipe) — Gati |
| 13.1 | Nëntor 2013 | • U hoq mbështetja për pajisjet e mëposhtme:
- Arria GX - Cikloni II — HardCopy II, HardCopy III dhe HardCopy IV - Stratix, Stratix II, Stratix GX dhe Stratix II GX • Rrjedha e palosshme e përmirësuar ALU • U shtuan funksione të reja në bllokun Math. |
| vazhdoi… | ||
| Versioni | Data | Përshkrimi |
| • U shtua opsioni i bllokut Simulink fi te blloqet Const, DualMem dhe LUT
• U shtua dizajn i ri p.shamples: — FFT me saktësi të ndryshueshme në kohë reale — Interpolimi i filtrit FIR me koeficientët përditësues — Formuesi i rrezeve me vonesë kohore • Blloqe të reja të shtuara: - Vonesa e ankoruar - Polinom - TwiddleAngle - TwiddleROM dhe TwiddleROMF — VariableBitReverse - VFFT |
||
| 13.0 | maj 2013 | • Blloku i pajisjes i përditësuar me menynë e re Device Selector.
• Shtuar blloqe të reja ModelPrim: - Const Mult - Ndani - MinMax - Negoni — Produkt skalar • U shtuan nëntë blloqe të reja FFT • U shtuan dhjetë demonstrime të reja FFT |
| 12.1 | Nëntor 2012 | • U shtua veçoria e palosjes ALU
• Shtuar opsione me precizion të zgjeruar me pikë lundruese • Shtoi blloqet e reja ModelPrim në vijim: - Shto Nën - AddSubFused - CmpCtrl - Matematikë - Maksimumi dhe Minimumi - MinMaxCtrl - Rrumbullakët - Trig • Shtoi blloqet e reja FFT të mëposhtme: — Zbulimi i skajeve (EdgeDetect) - Ndarësi i pulsit (PulseDivider) - Shumëzuesi i pulsit (PulseMultiplier) — FFT e kundërt bit me dalje natyrale (FFT_BR_Natural) • U shtua dizajni i ri i mëposhtëm FIR p.shamples: - Super-sampfiltri FIR që shkatërron - Super-sampfiltri i pjesshëm FIR • U shtua pozicioni, shpejtësia dhe kontrolli i rrymës për motorët AC (me palosje ALU) p.shample |
Informacione të Përafërta
Manuali i DSP Builder Advanced Blockset
Kërkesat e Sistemit
- DSP Builder për Intel FPGA-të integrohet me mjetet MathWorks MATLAB dhe Simulink dhe me softuerin Intel Quartus® Prime.
- Sigurohuni që të paktën një version i mjetit MathWorks MATLAB dhe Simulink të jetë i disponueshëm në stacionin tuaj të punës përpara se të instaloni DSP Builder për Intel FPGA. Duhet të përdorni të njëjtin version të softuerit Intel Quartus Prime dhe DSP Builder për Intel FPGA. DSP Builder për Intel FPGA mbështet vetëm versionet 64-bit të MATLAB.
- Nga versioni 18.0, DSP Builder për blloket e avancuara të Intel FPGA është i disponueshëm për Intel Quartus Prime Pro Edition dhe Intel Quartus Prime Standard Edition. DSP Builder për Blloqet standarde të Intel FPGA është i disponueshëm vetëm për Intel Quartus Prime Standard Edition.
Tabela 2. Ndërtuesi DSP për Intel FPGA Varësitë MATLAB
| Versioni | Versionet e mbështetura nga MATLAB | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| 22.4 | Nuk disponohet | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Nuk disponohet | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Nuk disponohet | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Nuk disponohet | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Nuk disponohet | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Nuk disponohet | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Nuk disponohet | R2019a R2018b R2018a R2017b | |
| vazhdoi… | |||
| Versioni | Versionet e mbështetura nga MATLAB | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| R2017a R2016b | |||
| 19.1 | Nuk mbështetet | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Shënim:
Kompleti i avancuar i blloqeve të "DSP Builder" për "Intel FPGA" përdor lloje të pikës fikse Simulink për të gjitha operacionet dhe kërkon versione të licencuara të Simulink Fixed Point. Intel rekomandon gjithashtu kutinë e veglave të sistemit DSP dhe kutinë e veglave të sistemit të komunikimit, të cilat disa i dizajnojnë p.shampmë pak përdorim.
Informacione të Përafërta
Instalimi dhe licencimi i softuerit Intel.
Shënimet e lëshimit të DSP Builder për Intel® FPGA-të 9
Dokumentet / Burimet
 |
Intel DSP Builder për Intel FPGA [pdfUdhëzuesi i përdoruesit Ndërtues DSP për Intel FPGA, Ndërtues për Intel FPGA, Intel FPGA, FPGA |