— DSP Builder ຕອນນີ້ໃຊ້ FP DSP block ສໍາລັບ FP16 ແລະ Bfloat16, ຮອບຢ່າງຖືກຕ້ອງ, ເພີ່ມ, ຍ່ອຍ or AddSub ໃນອຸປະກອນ Intel Agilex

— ໄດ້ໃຫ້ການເຂົ້າເຖິງສະຖາປັດຕະຍະກຳເບົາ DSP ໜັກ ແລະ DSP ສຳລັບຕົວຊີ້ບອກ ແລະ ບັນທຶກທຳມະຊາດໃນ DSP Builder blockset.

— ປັບປຸງການໃຊ້ເຫດຜົນຂອງ FP FFT ສໍາລັບສອງຮູບແບບ FP ທີ່ມີຄວາມຊັດເຈນຕ່ໍາກວ່າ: FP16 ແລະ FP19.

• ປັບປຸງການປະສົມປະສານຂອງການອອກແບບ DSP Builder ກັບ IP ອື່ນໆໃນ Platform Designer.

— DSP Builder ບໍ່ unroll ແຕ່ຮັກສາ vectors ຂອງ (ທາງເລືອກ) ສັນຍານສະລັບສັບຊ້ອນຮ່ວມກັນເປັນຫນ່ວຍງານທໍ່ດຽວ.

— ທ່ານຍັງສາມາດມອບໝາຍໜ້າທີ່ກຳນົດເອງໃຫ້ກັບທໍ່ໄດ້. DSP Builder ກໍານົດອັດຕະໂນມັດຫຼາຍທໍ່ທີ່ມີຊື່ທີ່ເປັນເອກະລັກໂດຍການນໍາຫນ້າສ່ວນຕິດຕໍ່ກັບຊື່ແບບຈໍາລອງ DSP Builder.

• ປັບປຸງການຕັ້ງຄ່າເລີ່ມຕົ້ນຂອງ FFT ບລັອກເພື່ອຫຼຸດຜ່ອນຄວາມຜິດພາດໃນເວລາປ່ຽນຕົວກໍານົດ FFT.

•ໃຫ້ທາງເລືອກໃນການປັບສະຖານະພາຍໃນຂອງ FIR ບລັອກໃນລະຫວ່າງການຣີເຊັດທີ່ອົບອຸ່ນ.

• ເພີ່ມຫ້ອງສະໝຸດທີ່ບັນຈຸບລັອກ Simulink ທີ່ DSP Builder ອອກແບບໃຫ້ຮອງຮັບ.

ຕັນ).

• ເພີ່ມການປະສົມກັບຫຼັງ VFFT block, ເຊິ່ງສະຫນັບສະຫນູນການຖ່າຍທອດຂໍ້ມູນຢ່າງຕໍ່ເນື່ອງເມື່ອຂະຫນາດ FFT ປ່ຽນແປງໂດຍບໍ່ຈໍາເປັນຕ້ອງລ້າງທໍ່ FFT.

• ເພີ່ມການຮອງຮັບ Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX ໃນ DSP Builder Advanced Pro. ທ່ານຕ້ອງລວບລວມ RTL ທີ່ສ້າງຂຶ້ນດ້ວຍ Intel Quartus Std edition.

• ຂະຫຍາຍກົນໄກການຄວບຄຸມການອ່ານ-ການເຂົ້າເຖິງ SharedMems ຕັນ

• ປັບປຸງການຫຸ້ມຫໍ່ຕັນ DSP ໂດຍການແປງ ເພີ່ມ, ຍ່ອຍ, ແລະ ມຊ ໄປສູ່ແບບເຄື່ອນໄຫວ AddSub ຕັນ

• ເພີ່ມການສະຫນັບສະຫນູນສໍາລັບອຸປະກອນ Cyclone V

• ເພີ່ມການຄວບຄຸມການເຂົ້າເຖິງການອ່ານຄໍາແນະນໍາ (RA) ໃສ່ DSP Builder memory blocks

• ເພີ່ມຊຸດບລັອກ FFT ກັບຄືນຫາຫຼັງແບບງ່າຍດາຍ

• ຄວາມສາມາດເພີ່ມໃນການຕິດຕັ້ງ DSP Builder standalone ໂດຍບໍ່ຈໍາເປັນຕ້ອງມີການຕິດຕັ້ງ Intel Quartus Prime ທີ່ເຂົ້າກັນໄດ້ກັບລຸ້ນ

• ເພີ່ມການສະຫນັບສະຫນູນສໍາລັບ MATLAB ຮຸ່ນ: R2020b

• ເພີ່ມຄຸນສົມບັດ latency ຂຶ້ນກັບ.

• ເພີ່ມການລາຍງານລະດັບການຕື່ມຂໍ້ມູນ FIFO buffer.

• ເພີ່ມຮູບແບບຊອບແວ C++.

•ເພີ່ມການສະຫນັບສະຫນູນສໍາລັບ bit fields ກັບ SharedMem ຕັນ. ຊ່ອງຂໍ້ມູນເຫຼົ່ານີ້ສະຫນອງການທໍາງານທີ່ຄ້າຍຄືກັນກັບການຊ່ວຍເຫຼືອພາກສະຫນາມ bit ທີ່ມີຢູ່ແລ້ວໃນ RegField ແລະ RegOut ຕັນ.

• ເພີ່ມການສະຫນັບສະຫນູນເບຕ້າສໍາລັບການນໍາເຂົ້າ HDL, ເຊິ່ງລວມເອົາການອອກແບບທີ່ສັງເຄາະ VHDL ຫຼື Verilog HDL ເຂົ້າໄປໃນການອອກແບບ DSP Builder. ຫຼັງຈາກນັ້ນທ່ານສາມາດ cosimulate ການອອກແບບທີ່ນໍາເຂົ້າດ້ວຍອົງປະກອບ DSP Builder Simulink. ການນໍາເຂົ້າ HDL ປະກອບມີສ່ວນຕິດຕໍ່ຜູ້ໃຊ້ຫນ້ອຍທີ່ສຸດ, ແຕ່ຕ້ອງການການຕັ້ງຄ່າຄູ່ມືບາງຢ່າງ. ເພື່ອໃຊ້ຄຸນສົມບັດນີ້, ທ່ານຕ້ອງມີໃບອະນຸຍາດສໍາລັບເຄື່ອງມື MathWorks HDL Verifier.

• ເພີ່ມການຮອງຮັບອຸປະກອນ Intel Cyclone® 10 ແລະ Intel Stratix® 10.

•ເອົາຕົວຢ່າງຂອງ ສັນຍານ ຕັນ.

• ລຶບຕົວເລືອກ WYSIWYG ເປີດແລ້ວ ຂໍ້ມູນການສັງເຄາະ ຕັນ.

• ປະຕິເສດ ສັນຍານ ຕັນ

• ເພີ່ມ Gaussian ແລະ Random Number Generator design examples

• ເພີ່ມ supers ຂະຫນາດຕົວປ່ຽນແປງampນໍາພາການອອກແບບ FFT example

• ເພີ່ມ HybridVFFT ຕັນ

• ເພີ່ມ GeneralVTwiddle ແລະ GeneralMultVTwiddle ຕັນ

• ເພີ່ມ BFU_simple block

• ສ້າງສະບັບມາດຕະຖານ ແລະ Pro. Pro ສະຫນັບສະຫນູນອຸປະກອນ Arria 10; ມາດຕະຖານສະຫນັບສະຫນູນຄອບຄົວອື່ນໆທັງຫມົດ.

• ຄັດຄ້ານ ສັນຍານ ຕັນ

• ຟັງຊັນເພີ່ມສໍາລັບການຕັ້ງຄ່າການໂຕ້ຕອບ Avalon-MM ໃນເມນູ DSP Builder

• ປັບປຸງຜົນການພັບໃນ MAX 10 ອຸປະກອນ

•ເພີ່ມການອອກແບບໃຫມ່ examples:

- Gaussian ຈໍານວນ Random Generator

— DUC_4C4T4R ແລະ DDC_4C4T4R LTE ດິຈິຕອລ-ຂຶ້ນ ແລະລົງ-ແປງ

• ເພີ່ມຍຸດທະສາດການຕັດອອກ FFT ໃໝ່: prune_to_widths()

• ເພີ່ມການຮອງຮັບການຂ້າມໂມງ

• ເພີ່ມຕົວກອງ FIR ທີ່ສາມາດປັບຕັ້ງຄ່າຄືນໃໝ່ໄດ້

• ປັບປຸງການໂຕ້ຕອບລົດເມ:

— ການ​ປັບ​ປຸງ​ການ​ກວດ​ສອບ​ແລະ​ລາຍ​ງານ​ຄວາມ​ຜິດ​ພາດ​

- ປັບປຸງຄວາມຖືກຕ້ອງຂອງການຈໍາລອງ

— ການ​ປັບ​ປຸງ​ການ​ປະ​ຕິ​ບັດ​ຕາມ​ເຫດ​ຜົນ​ສໍາ​ລອງ​ລົດ​ເມ​

- ປັບປຸງການຂ້າມໂມງ

• ປ່ຽນບາງສ່ວນຕິດຕໍ່ຂອງ Avalon-MM

• ເພີ່ມບລັອກໃໝ່:

—   ຈັບຄ່າ

—   ແຟນບານ

—   ຢຸດຊົ່ວຄາວ

—   Vectorfanout

• ເພີ່ມ IIR: ຈຸດຄົງທີ່ເຕັມອັດຕາ ແລະ IIR: ການສາທິດຈຸດແບບເລື່ອນເຕັມອັດຕາ

• ເພີ່ມການສົ່ງ ແລະຮັບການອອກແບບອ້າງອີງໂມເດັມ

•ເພີ່ມຫ້ອງສະຫມຸດຄວາມຊົງຈໍາພາຍນອກ

• ເພີ່ມ ໜ່ວຍຄວາມຈຳພາຍນອກ ຕັນ

• ເພີ່ມໃຫມ່ ອະນຸຍາດໃຫ້ຂຽນທັງສອງພອດ ພາລາມິເຕີເຖິງ DualMem ຕັນ

•ເປີດຕົວກໍານົດການປ່ຽນ ການຕັ້ງຄ່າ AvalonMMSlave ຕັນ

• ເພີ່ມ BusStimulus ແລະ BusStimulusFileບລັອກຕົວອ່ານຕໍ່ກັບການລົງທະບຽນທີ່ມີແຜນທີ່ດ້ວຍໜ່ວຍຄວາມຈຳ ການອອກແບບ exampເລ.

• ເພີ່ມ AvalonMMSlaveSettings ຕັນ ແລະ DSP Builder > Avalon Interfaces > Avalon-MM slave ທາງ​ເລືອກ​ເມ​ນູ​

• ລົບພາລາມິເຕີລົດເມອອກຈາກການຄວບຄຸມ ແລະຕັນສັນຍານ

• ເອົາການອອກແບບຕໍ່ໄປນີ້ examples:

- Color Space Converter (ການ​ແບ່ງ​ປັນ​ຊັບ​ພະ​ຍາ​ກອນ​ພັບ​)

— Interpolating FIR Filter ກັບ​ສໍາ​ລັບ​ການ​ປັບ​ປຸງ​

- ການ​ກັ່ນ​ຕອງ FIR ຕົ້ນ​ຕໍ (ການ​ແບ່ງ​ປັນ​ຊັບ​ພະ​ຍາ​ກອນ​ເທົ່າ​)

— Single-Stage IIR Filter (ການແບ່ງປັນຊັບພະຍາກອນ)

— ສາມ​ວິ​tage IIR Filter (ການແບ່ງປັນຊັບພະຍາກອນ)

• ເພີ່ມການຮອງຮັບລະບົບໃນວົງ

• ເພີ່ມບລັອກໃໝ່:

- ຕົວຈັດປະເພດຈຸດລອຍ

— ຈຸດລອຍຕົວຄູນສະສົມ

- ເພີ່ມການທໍາງານຂອງ hypotenuse ກັບຕັນຄະນິດສາດ

• ເພີ່ມການອອກແບບ examples:

- ແປງ​ພື້ນ​ທີ່​ສີ​

- FIR ຊັບ​ຊ້ອນ​

- CORDIC ຈາກ Blocks Primitive

- ການ​ຫຼຸດ​ຜ່ອນ​ປັດ​ໄຈ crest​

- FIR ພັບ

— ຕົວກັ່ນ​ຕອງ​ການ​ທົດ​ສະ​ນິ​ຍາມ​ອັດ​ຕາ​ຈໍາ​ນວນ​ເຕັມ​ຕົວ​ປ່ຽນ​ແປງ​

- ການ​ຈັດ​ລຽງ​ວິ​ກະ​ຊົນ - ລໍາ​ດັບ​ແລະ​ຊ​້​ໍາ​

- ການ​ຫຼຸດ​ຜ່ອນ​ປັດ​ໄຈ crest​

- RF ໂດຍກົງກັບ Synthesizable Testbench

— ການ​ກັ່ນ​ຕອງ Decimation ແບບ​ເຄື່ອນ​ໄຫວ​

— ການ​ກັ່ນ​ຕອງ Decimation Reconfigurable​

— ຕົວກັ່ນ​ຕອງ​ການ​ທົດ​ສະ​ນິ​ຍາມ​ອັດ​ຕາ​ຈໍາ​ນວນ​ເຕັມ​ຕົວ​ປ່ຽນ​ແປງ​

• ລຶບໂຟນເດີແບ່ງປັນຊັບພະຍາກອນອອກ

• ອັບເດດໂຟນເດີ ALU

• ຖອດການສະຫນັບສະຫນູນອຸປະກອນ Cyclone III ແລະ Stratix III

• ປັບປຸງ DSP Builder Run ModelSim ທາງເລືອກ, ເຊິ່ງໃນປັດຈຸບັນອະນຸຍາດໃຫ້ທ່ານສາມາດດໍາເນີນການ ModelSim ສໍາລັບການອອກແບບລະດັບເທິງຫຼື submodules ສ່ວນບຸກຄົນ

•ປ່ຽນການຜະລິດ HDL ເຂົ້າໄປໃນໄດເລກະທໍລີລະດັບອຸປະກອນ (ພາຍໃຕ້ໄດເລກະທໍລີ RTL ເປົ້າຫມາຍທີ່ລະບຸ) ແທນທີ່ຈະຢູ່ໃນລໍາດັບຊັ້ນຂອງໄດເລກະທໍລີ

• ເພີ່ມສັນຍານການອ່ານໃນການໂຕ້ຕອບລົດເມ

• ເພີ່ມພອດທີ່ຊັດເຈນຢູ່ໃນ FIFO

• ຄັດຄ້ານ 13 ບລັອກ FFT

•ເພີ່ມການອອກແບບໃຫມ່ examples:

— Avalon-ST Interface (Input ແລະ Output FIFO Buffer) ກັບ Backpressure

— Avalon-ST Interface (Output FIFO Buffer) ກັບ Backpressure

- ການ​ທໍາ​ງານ​ຄະ​ນິດ​ສາດ​ຈຸດ​ຄົງ​ທີ່​

— ເສດສ່ວນສີ່ຫຼ່ຽມໃຊ້ CORDIC

- ປົກກະຕິ

- FFT ຂະ​ຫນານ​

— FFT ຈຸດລອຍຂະໜານ

— ຮາກ​ສີ່​ຫຼ່ຽມ​ການ​ນໍາ​ໃຊ້ CORDIC​

- ປ່ຽນ FFT/iFFT

— FFT ຈຸດຄົງທີ່ຂະໜາດຕົວປ່ຽນ

— ຂະໜາດຕົວປ່ຽນແປງ FFT ຈຸດຄົງທີ່ໂດຍບໍ່ມີການ Block BitReverseCoreC

— iFFT ຈຸດຄົງທີ່ຂະໜາດຕົວປ່ຽນ

— variable-Size Fixed-Point iFFT ໂດຍບໍ່ມີການ Block BitReverseCoreC

— FFT ຂະໜາດຕົວປ່ຽນ-ຈຸດລອຍ

— FFT ຂະໜາດຕົວປ່ຽນ-ຈຸດລອຍໄດ້ ໂດຍບໍ່ມີການບລັອກ BitReverseCoreC

— iFFT ຂະໜາດຕົວປ່ຽນ-ຈຸດລອຍ

— variable-Size Floating-Point iFFT ໂດຍບໍ່ມີການ Block BitReverseCoreC

• ເພີ່ມບລັອກໃໝ່:

— ການ​ຊັກ​ຊ້າ Anched​

— ເປີດ​ໃຊ້​ງານ Delay Line

— ເປີດ​ໃຊ້​ງານ​ການ​ຊັກ​ຊ້າ​ຄໍາ​ຄຶດ​ຄໍາ​ເຫັນ​

— FFT2P, FFT4P, FFT8P, FFT16P, FFT32P, ແລະ FFT64P

— FFT2X, FFT4X, FFT8X, FFT16X, FFT32X, ແລະ FFT64X

— FFT2, FFT4, VFFT2, ແລະ VFFT4

— General Multitwiddle ແລະ General Twiddle (GeneralMultiTwiddle, GeneralTwiddle)

— ປະສົມ FFT (Hybrid_FFT)

— FFT ທໍ່ຂະໜານ (PFFT_Pipe)

— ພ້ອມ

— Arria GX

— Cyclone II

— HardCopy II, HardCopy III, ແລະ HardCopy IV

— Stratix, Stratix II, Stratix GX, ແລະ Stratix II GX

• ປັບປຸງການໄຫຼຂອງພັບ ALU

• ເພີ່ມຟັງຊັນໃໝ່ໃສ່ບລັອກຄະນິດສາດ.

•ເພີ່ມການອອກແບບໃຫມ່ examples:

- FFT ເວລາຈິງແບບປ່ຽນແປງໄດ້-ຊັດເຈນ

- Interpolating FIR Filter ກັບການປັບປຸງຄ່າສໍາປະສິດ

- ເຄື່ອງ​ເລື່ອນ​ເວ​ລາ​

• ເພີ່ມບລັອກໃໝ່:

— ການ​ຊັກ​ຊ້າ Anched​

- ໂພທິນາມ

— TwiddleAngle

- TwiddleROM ແລະ TwiddleROMF

— VariableBitReverse

— VFFT

• ເພີ່ມ Block ModelPrim ໃໝ່:

- Const ຫຼາຍ

— ການ​ແບ່ງ​ປັນ​

— MinMax

— ປະຕິເສດ

- ຜະລິດຕະພັນ Scalar

• ເພີ່ມ ເກົ້າ ຕັນ FFT ໃຫມ່

• ເພີ່ມສິບການສາທິດ FFT ໃໝ່

• ເພີ່ມຕົວເລືອກຈຸດລອຍທີ່ມີຄວາມແມ່ນຍໍາເພີ່ມຂຶ້ນ

• ເພີ່ມບລັອກ ModelPrim ໃໝ່ຕໍ່ໄປນີ້:

- AddSub

- AddSubFused

- CmpCtrl

— ຄະ​ນິດ​ສາດ​

- ສູງ​ສຸດ​ແລະ​ຕໍາ​່​ສຸດ​ທີ່​

- MinMaxCtrl

— ຮອບ

— Trig

• ເພີ່ມບລັອກ FFT ໃໝ່ຕໍ່ໄປນີ້:

- ການ​ກວດ​ສອບ​ຂອບ (EdgeDetect​)

- Pulse Divider (PulseDivider)

- ຕົວຄູນ Pulse (PulseMultiplier)

— Bit-Reverse FFT ທີ່ມີຜົນຜະລິດທໍາມະຊາດ (FFT_BR_Natural)

• ເພີ່ມການອອກແບບ FIR ໃໝ່ຕໍ່ໄປນີ້amples:

— Super-sampLe decimating FIR filter

— Super-sample ຕົວກອງ FIR ເສດສ່ວນ

• ເພີ່ມຕໍາແຫນ່ງ, ຄວາມໄວ, ແລະການຄວບຄຸມປະຈຸບັນສໍາລັບມໍເຕີ AC (ມີ ALU ພັບ) ການອອກແບບ example