DSP Builder pro Intel FPGA
Informace o produktu
Produkt se nazývá DSP Builder pro Intel FPGA. Jedná se o softwarový nástroj, který uživatelům umožňuje navrhovat a implementovat algoritmy digitálního zpracování signálu (DSP) na FPGA Intel. Nástroj poskytuje grafické rozhraní, které se integruje s nástrojem The MathWorks MATLAB a Simulink a umožňuje uživatelům navrhovat systémy DSP pomocí přístupu blokového diagramu. Nástroj má různé verze, přičemž nejnovější verze je 22.4. Produkt prošel několika revizemi, přičemž každá revize zavedla nové funkce, opravy chyb a vylepšení. Tabulka historie revizí poskytuje souhrn změn provedených v každé verzi. Produkt má dvě edice blokové sady: standardní blokovou sadu a pokročilou sadu bloků. Standardní sada bloků je k dispozici pro Intel Quartus Prime Standard Edition, zatímco pokročilá sada bloků je k dispozici pro Intel Quartus Prime Pro Edition a Intel Quartus Prime Standard Edition. Produkt má systémové požadavky, které je třeba splnit pro správnou instalaci a používání. Vyžaduje alespoň jednu verzi nástroje MathWorks MATLAB a Simulink s podporou 64bitových verzí MATLABu. Verze softwaru Intel Quartus Prime by měla odpovídat verzi DSP Builderu pro používané FPGA Intel. Pokročilá sada bloků používá typy Simulink s pevným bodem pro všechny operace a vyžaduje licencované verze Simulink Fixed Point. Intel také doporučuje DSP System Toolbox a Communications System Toolbox pro další funkce.
Návod k použití produktu
- Ujistěte se, že máte na své pracovní stanici nainstalovanou kompatibilní verzi nástroje The MathWorks MATLAB a Simulink. Nástroj podporuje pouze 64bitové verze MATLABu.
- Ujistěte se, že máte nainstalovanou příslušnou verzi softwaru Intel Quartus Prime. Verze by měla odpovídat verzi DSP Builderu pro Intel FPGA, kterou používáte.
- Spusťte DSP Builder pro Intel FPGA a otevřete grafické rozhraní.
- Navrhněte svůj DSP systém pomocí přístupu blokového diagramu poskytovaného nástrojem. Použijte dostupné bloky a funkce k vytvoření požadovaného algoritmu.
- Vezměte si náskoktage z typů Simulink s pevným bodem pro všechny operace ve vašem návrhu. Ujistěte se, že máte potřebné licence pro Simulink Fixed Point.
- Pokud požadujete další funkce, zvažte použití DSP System Toolbox a Communications System Toolbox, které doporučuje Intel.
- Jakmile je váš návrh hotový, můžete vygenerovat potřebné files pro programování Intel FPGA.
Dodržováním těchto pokynů k použití budete schopni efektivně navrhovat a implementovat algoritmy DSP na Intel FPGA pomocí DSP Builder pro Intel FPGA.
Poznámky k vydání DSP Builder pro Intel® FPGA
Související informace
- Znalostní báze
- Instalace softwaru a licencování
Errato
Errata jsou funkční vady nebo chyby, které mohou způsobit odchylku produktu od zveřejněných specifikací. Problémy s dokumentací zahrnují chyby, nejasné popisy nebo opomenutí v aktuálně publikovaných specifikacích nebo produktových dokumentech.
Úplné informace o chybách a verzích ovlivněných chybami naleznete na stránce znalostní báze Intel® webmísto.
Související informace
Znalostní báze
DSP Builder pro Intel FPGA Advanced Blockset Revision History
| Verze | Datum | Popis |
| 22.4 | 2022.12.12 | Přidán Matrix Multiply Engine Design Přample. |
| 22.3 | 2022.09.30 | • Vylepšený výkon:
— DSP Builder nyní používá blok FP DSP pro FP16 a Bfloat16, správně zaokrouhlený, Přidat, Sub or AddSub na zařízeních Intel Agilex — Poskytnutý přístup k těžké a lehké architektuře DSP pro exponenciální a přirozený log v sadě bloků DSP Builder. — vylepšené využití logiky FP FFT pro dva formáty FP s nižší přesností: FP16 a FP19. • Vylepšená integrace návrhů DSP Builder s jinými IP v Platform Designer. — DSP Builder se nerozvine, ale drží pohromadě vektory (volitelně) komplexních signálů jako jediná entita vedení. — Kanálu můžete také přiřadit vlastní roli. DSP Builder automaticky přiřadí více kanálům s jedinečnými názvy tím, že předponu rozhraní uvede název modelu DSP Builder. • Vylepšená výchozí konfigurace FFT bloky pro minimalizaci chyb při změně parametrů FFT. • Poskytuje možnost resetovat vnitřní stav jednotky JEDLE zablokovat během teplého resetu. • Přidána knihovna obsahující bloky Simulink, které návrhy DSP Builder podporují. |
| 22.2 | 2022.03.30 | Snížený počet interních iterací CORDIC blok pro snížení využití zdrojů a zvýšení přesnosti. |
| pokračování… | ||
| Verze | Datum | Popis |
| 22.1 | 2022.06.30 | • Přidáno hlášení latence do GPIO bloku (podobně jako hlášení latence na Kanál IO
bloky). • Přidán hybridní back-to-back VFFT blok, který podporuje nepřetržité streamování dat při změně velikosti FFT bez nutnosti proplachování FFT potrubí. • Přidána podpora pro Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX v DSP Builder Advanced Pro. Vygenerované RTL musíte zkompilovat pomocí Intel Quartus Std edition. • Rozšířený mechanismus řízení přístupu ke čtení na SharedMems blok • Vylepšené balení DSP bloků konverzí Přidat, Suba Mux k dynamice AddSub blok |
| 21.4 | 2021.12.30 | Přidáno Přijímač AXI4Stream a AXI4StreamTransmitter k Streamování knihovna |
| 21.3 | 2021.09.30 | • Přidána knihovna DFT s DFT, ReorderBlocka ReorderAndRescale bloky
• Přidána podpora pro zařízení Cyclone V • Do paměťových bloků DSP Builder byly přidány ovládací prvky poradenského přístupu ke čtení (RA). • Přidána zjednodušená bloková sada back-to-back FFT • Přidána možnost instalovat DSP Builder samostatně bez nutnosti instalace Intel Quartus Prime kompatibilní s verzí |
| 21.1 | 2021.06.30 | • Přidal Stroj konečných stavů blok a design example.
• Přidána podpora pro verzi MATLAB: R2020b |
| 20.1 | 2020.04.13 | Byl odstraněn volič zařízení Parametry zařízení panel. |
| 2019.09.01 | Přidána podpora pro zařízení Intel Agilex®. | |
| 19.1 | 2019.04.01 | • Přidána podpora pro dva nové typy float16_m7 (bfloat) a float19_m10.
• Přidána funkce závislé latence. • Přidáno hlášení úrovně naplnění vyrovnávací paměti FIFO. |
| 18.1 | 2018.09.17 | • Přidán import HDL.
• Přidány softwarové modely C++. |
| 18.0 | 2018.05.08 | • Přidána podpora pro automatickou minimalizaci resetu návrhů DSP Builder. Minimalizace resetu určuje minimální sadu registrů v návrhu, které vyžadují reset, při zachování správné funkčnosti návrhu. Snížení počtu registrů, které DSP Builder resetuje, může poskytnout lepší kvalitu výsledků, tj. zmenšení plochy a zvýšení Fmax.
• Přidána podpora pro bitová pole SharedMem blok. Tato pole poskytují analogickou funkci jako stávající podpora bitových polí v RegField a RegOut bloky. • Přidána beta podpora pro import HDL, která zahrnuje syntetizovatelné návrhy VHDL nebo Verilog HDL do návrhu DSP Builder. Importovaný návrh pak můžete simulovat pomocí komponent DSP Builder Simulink. Import HDL obsahuje minimální uživatelské rozhraní, ale vyžaduje určité ruční nastavení. K použití této funkce potřebujete licenci na nástroj MathWorks HDL Verifier. |
| 17.1 | 2017.11.06 | • Přidány super-sample NCO design example.
• Přidána podpora pro zařízení Intel Cyclone® 10 a Intel Stratix® 10. • Odstraněné instance Signály blok. • Odstraněná možnost WYSIWYG zapnuta SynthesisInfo blok. |
| 17.0 | 2017.05.05 | • Přejmenováno na Intel
• Zastaralé Signály blok • Přidán návrh generátoru gaussovských a náhodných čísel examples • Přidány supers proměnnou velikostíampled FFT design example • Přidal Hybridní VFFT blok • Přidal GeneralVTwiddle a GeneralMultVTwiddle bloky |
| 16.1 | 2016.11.10 | • Přidán 4-kanálový 2-anténní DUC a DDC pro LTE referenční design
• Přidán blok BFU_simple • Vytvořené edice Standard a Pro. Pro podporuje zařízení Arria 10; Standard podporuje všechny ostatní rodiny. • Zastaralé Signály blok • Přidána funkce pro nastavení nastavení rozhraní Avalon-MM v nabídce DSP Builder |
| pokračování… | ||
| Verze | Datum | Popis |
| 16.0 | 2016.05.02 | • Reorganizované knihovny
• Vylepšené výsledky skládání na MAX 10 zařízeních • Přidán nový design napřamples: — Gaussův generátor náhodných čísel — DUC_4C4T4R a DDC_4C4T4R LTE digitální konverze nahoru a dolů • Přidána nová strategie prořezávání FFT: prune_to_widths() |
| 15.1 | 2015.11.11 | • Zastaralé Spusťte Quartus II a Spusťte Modelsim bloky
• Přidána podpora překračování hodin • Přidány rekonfigurovatelné FIR filtry • Vylepšená sběrnicová rozhraní: — Vylepšená kontrola chyb a hlášení — Vylepšená přesnost simulace — Vylepšená implementace podřízené logiky sběrnice — Vylepšené křížení hodin • Změněna některá rozhraní Avalon-MM • Přidány nové bloky: — Zachyťte hodnoty — Fanout — Pauza — Vectorfanout • Přidáno IIR: plná sazba s pevnou řádovou čárkou a IIR: plná dema s pohyblivou řádovou čárkou • Přidán referenční návrh vysílacího a přijímacího modemu |
| 15.0 | května 2015 | • Přidána podpora pro výstup SystemVerilog
• Přidána knihovna externích pamětí • Přidal Externí paměť blok • Přidáno nové Povolit zápis na oba porty parametr DualMem blok • Změněné parametry zapnuty Nastavení AvalonMMSlave blok |
| 14.1 | prosince 2014 | • Přidána podpora pro bloky Arria 10 s pevnou čárkou
• Přidány BusStimulus a BusStimulusFileČtecí bloky do paměťově mapovaných registrů design example. • Přidán blok AvalonMMSlaveSettings a DSP Builder > Avalon Interfaces > Avalon-MM slave možnost nabídky • Odebrány parametry sběrnice z řídicích a signálních bloků • Odstraněn následující design napřamples: — Převodník barevného prostoru (skládání sdílení zdrojů) — Interpolace FIR filtru s aktualizačními koeficienty — Primitivní filtr FIR (skládání sdílení zdrojů) — Single-Stage IIR filtr (skládání sdílení zdrojů) — Tří-stage IIR filtr (skládání sdílení zdrojů) • Přidána podpora systému ve smyčce • Přidány nové bloky: — Klasifikátor s pohyblivou řádovou čárkou — Akumulace násobení s pohyblivou řádovou čárkou — Přidána funkce přepony do matematického bloku • Přidán design napřamples: — Převodník barevného prostoru — Komplex FIR — CORDIC z Primitive Blocks — Snížení faktoru výkyvu — Skládací FIR — Variabilní celočíselný decimační filtr — Vektorové řazení – sekvenční a iterativní |
| pokračování… | ||
| Verze | Datum | Popis |
| • Přidány referenční návrhy:
— Snížení faktoru výkyvu — Přímé RF se syntetizovatelným testovacím stolem — Dynamický decimační filtr — Rekonfigurovatelný decimační filtr — Variabilní celočíselný decimační filtr • Odebrána složka pro sdílení zdrojů • Aktualizovaná složka ALU |
||
| 14.0 | června 2014 | • Přidána podpora pro MAX 10 FPGA.
• Odebrána podpora pro zařízení Cyclone III a Stratix III • Vylepšené DSP Builder Spusťte ModelSim možnost, která vám nyní umožňuje spouštět ModelSim pro návrh nejvyšší úrovně nebo jednotlivé submoduly • Změněno generování HDL do adresáře na úrovni zařízení (pod zadaným cílovým RTL adresářem) spíše než do hierarchie adresářů • Přidán čtecí signál na sběrnicovém rozhraní • Přidán volný port na FIFO • Zastaralých 13 FFT bloků • Přidán nový design napřamples: — Rozhraní Avalon-ST (vstupní a výstupní vyrovnávací paměť FIFO) s protitlakem — Rozhraní Avalon-ST (Output FIFO Buffer) s protitlakem — Matematické funkce s pevnou řádovou čárkou — Zlomková druhá odmocnina pomocí CORDIC — Normalizátor — Paralelní FFT — Paralelní FFT s plovoucí desetinnou čárkou — Druhá odmocnina pomocí CORDIC — Přepínatelné FFT/iFFT — FFT s proměnnou velikostí s pevným bodem — FFT s proměnnou velikostí s pevným bodem bez bloku BitReverseCoreC — iFFFT s proměnlivou velikostí s pevným bodem — iFFT s proměnlivou velikostí s pevným bodem bez bloku BitReverseCoreC — FFT s pohyblivou řádovou čárkou s proměnnou velikostí — FFT s pohyblivou čárkou s proměnnou velikostí bez bloku BitReverseCoreC — Variabilní velikost s plovoucí desetinnou čárkou iFFT — iFFT s pohyblivou čárkou s proměnlivou velikostí bez bloku BitReverseCoreC • Přidány nové bloky: — Ukotvené zpoždění — Povoleno Delay Line — Povoleno zpoždění zpětné vazby — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P a FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X a FFT64X — FFT2, FFT4, VFFT2 a VFFT4 — General Multitwiddle a General Twiddle (GeneralMultiTwiddle, GeneralTwiddle) — Hybridní FFT (Hybrid_FFT) — Parallel Pipelined FFT (PFFT_Pipe) — Připraven |
| 13.1 | listopadu 2013 | • Odebrána podpora pro následující zařízení:
— Arria GX — Cyklon II — HardCopy II, HardCopy III a HardCopy IV — Stratix, Stratix II, Stratix GX a Stratix II GX • Vylepšený tok skládání ALU • Přidány nové funkce do bloku Math. |
| pokračování… | ||
| Verze | Datum | Popis |
| • Přidána možnost bloku Simulink fi do bloků Const, DualMem a LUT
• Přidán nový design napřamples: — FFT s proměnnou přesností v reálném čase — Interpolační FIR filtr s aktualizačními koeficienty — Time-delay beamformer • Přidány nové bloky: — Ukotvené zpoždění — Polynom — TwiddleAngle — TwiddleROM a TwiddleROMF — VariableBitReverse — VFFT |
||
| 13.0 | května 2013 | • Aktualizován blok zařízení s novou nabídkou Device Selector.
• Přidány nové bloky ModelPrim: — Const Mult — Rozdělit — MinMax — Negovat — Skalární součin • Přidáno devět nových bloků FFT • Přidáno deset nových ukázek FFT |
| 12.1 | listopadu 2012 | • Přidána funkce skládání ALU
• Přidány možnosti vylepšené přesnosti s plovoucí desetinnou čárkou • Přidány následující nové bloky ModelPrim: — AddSub — AddSubFused — CmpCtrl — Matematika — Maximum a Minimum — MinMaxCtrl — Kulatý — Trig • Přidány následující nové FFT bloky: — Detekce hran (EdgeDetect) — Pulsní dělič (PulseDivider) — Pulzní multiplikátor (PulseMultiplier) — Bit-Reverse FFT s přirozeným výstupem (FFT_BR_Natural) • Přidán následující nový FIR design examples: — Super-sample decimační FIR filtr — Super-sample frakční FIR filtr • Přidáno ovládání polohy, rychlosti a proudu pro střídavé motory (s ALU skládacím) provedení example |
Související informace
DSP Builder Advanced Blockset Handbook
Systémové požadavky
- DSP Builder pro Intel FPGA se integruje s nástroji MathWorks MATLAB a Simulink a se softwarem Intel Quartus® Prime.
- Před instalací DSP Builderu pro Intel FPGA se ujistěte, že je na vaší pracovní stanici k dispozici alespoň jedna verze nástroje The MathWorks MATLAB and Simulink. Měli byste použít stejnou verzi softwaru Intel Quartus Prime a DSP Builder pro Intel FPGA. DSP Builder pro Intel FPGA podporuje pouze 64bitové verze MATLABu.
- Od verze 18.0 je k dispozici pokročilá bloková sada DSP Builder pro Intel FPGA pro Intel Quartus Prime Pro Edition a Intel Quartus Prime Standard Edition. Standardní bloková sada DSP Builder pro Intel FPGA je k dispozici pouze pro Intel Quartus Prime Standard Edition.
Tabulka 2. DSP Builder pro Intel FPGA MATLAB Dependencies
| Verze | Podporované verze MATLABu | ||
| Standardní bloková sada DSP Builder | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| 22.4 | Není k dispozici | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Není k dispozici | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Není k dispozici | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Není k dispozici | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Není k dispozici | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Není k dispozici | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Není k dispozici | R2019a R2018b R2018a R2017b | |
| pokračování… | |||
| Verze | Podporované verze MATLABu | ||
| Standardní bloková sada DSP Builder | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| R2017a R2016b | |||
| 19.1 | Není podporováno | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Poznámka:
Pokročilá sada bloků DSP Builder pro Intel FPGA používá typy Simulink s pevným bodem pro všechny operace a vyžaduje licencované verze Simulink Fixed Point. Intel také doporučuje DSP System Toolbox a Communications System Toolbox, které někteří navrhují exampméně použití.
Související informace
Instalace a licencování softwaru Intel.
DSP Builder pro Intel® FPGA Poznámky k vydání 9
Dokumenty / zdroje
 |
intel DSP Builder pro Intel FPGA [pdfUživatelská příručka DSP Builder pro Intel FPGA, Builder pro Intel FPGA, Intel FPGA, FPGA |