Intel FPGAs ਲਈ DSP ਬਿਲਡਰ
ਉਤਪਾਦ ਜਾਣਕਾਰੀ
ਉਤਪਾਦ ਨੂੰ Intel FPGAs ਲਈ DSP ਬਿਲਡਰ ਕਿਹਾ ਜਾਂਦਾ ਹੈ। ਇਹ ਇੱਕ ਸਾਫਟਵੇਅਰ ਟੂਲ ਹੈ ਜੋ ਉਪਭੋਗਤਾਵਾਂ ਨੂੰ Intel FPGAs 'ਤੇ ਡਿਜੀਟਲ ਸਿਗਨਲ ਪ੍ਰੋਸੈਸਿੰਗ (DSP) ਐਲਗੋਰਿਦਮ ਡਿਜ਼ਾਈਨ ਕਰਨ ਅਤੇ ਲਾਗੂ ਕਰਨ ਦੀ ਇਜਾਜ਼ਤ ਦਿੰਦਾ ਹੈ। ਟੂਲ ਇੱਕ ਗ੍ਰਾਫਿਕਲ ਇੰਟਰਫੇਸ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ ਜੋ ਮੈਥਵਰਕਸ ਮੈਟਲੈਬ ਅਤੇ ਸਿਮੂਲਿੰਕ ਟੂਲ ਨਾਲ ਏਕੀਕ੍ਰਿਤ ਹੁੰਦਾ ਹੈ, ਉਪਭੋਗਤਾਵਾਂ ਨੂੰ ਬਲਾਕ ਡਾਇਗ੍ਰਾਮ ਪਹੁੰਚ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਡੀਐਸਪੀ ਸਿਸਟਮਾਂ ਨੂੰ ਡਿਜ਼ਾਈਨ ਕਰਨ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ। ਟੂਲ ਦੇ ਵੱਖ-ਵੱਖ ਸੰਸਕਰਣ ਹਨ, ਨਵੀਨਤਮ ਸੰਸਕਰਣ 22.4. ਉਤਪਾਦ ਕਈ ਸੰਸ਼ੋਧਨਾਂ ਵਿੱਚੋਂ ਲੰਘਿਆ ਹੈ, ਹਰੇਕ ਸੰਸ਼ੋਧਨ ਵਿੱਚ ਨਵੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ, ਬੱਗ ਫਿਕਸ ਅਤੇ ਸੁਧਾਰ ਪੇਸ਼ ਕੀਤੇ ਗਏ ਹਨ। ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸ ਸਾਰਣੀ ਹਰੇਕ ਸੰਸਕਰਣ ਵਿੱਚ ਕੀਤੀਆਂ ਤਬਦੀਲੀਆਂ ਦਾ ਸਾਰ ਪ੍ਰਦਾਨ ਕਰਦੀ ਹੈ। ਉਤਪਾਦ ਦੇ ਦੋ ਬਲਾਕਸੈੱਟ ਐਡੀਸ਼ਨ ਹਨ: ਸਟੈਂਡਰਡ ਬਲਾਕਸੈੱਟ ਅਤੇ ਐਡਵਾਂਸਡ ਬਲਾਕਸੈੱਟ। ਸਟੈਂਡਰਡ ਬਲਾਕਸੈੱਟ ਇੰਟੇਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਸਟੈਂਡਰਡ ਐਡੀਸ਼ਨ ਲਈ ਉਪਲਬਧ ਹੈ, ਜਦੋਂ ਕਿ ਐਡਵਾਂਸਡ ਬਲਾਕਸੈੱਟ ਇੰਟੇਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਪ੍ਰੋ ਐਡੀਸ਼ਨ ਅਤੇ ਇੰਟੇਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਸਟੈਂਡਰਡ ਐਡੀਸ਼ਨ ਦੋਵਾਂ ਲਈ ਉਪਲਬਧ ਹੈ। ਉਤਪਾਦ ਦੀਆਂ ਸਿਸਟਮ ਲੋੜਾਂ ਹਨ ਜੋ ਸਹੀ ਸਥਾਪਨਾ ਅਤੇ ਵਰਤੋਂ ਲਈ ਪੂਰੀਆਂ ਹੋਣੀਆਂ ਚਾਹੀਦੀਆਂ ਹਨ। ਇਸ ਨੂੰ ਮੈਥਵਰਕਸ ਮੈਟਲੈਬ ਅਤੇ ਸਿਮੂਲਿੰਕ ਟੂਲ ਦੇ ਘੱਟੋ-ਘੱਟ ਇੱਕ ਸੰਸਕਰਣ ਦੀ ਲੋੜ ਹੈ, ਜਿਸ ਵਿੱਚ MATLAB ਦੇ 64-ਬਿੱਟ ਸੰਸਕਰਣਾਂ ਲਈ ਸਮਰਥਨ ਹੈ। Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਵਰਜਨ ਵਰਤੇ ਜਾ ਰਹੇ Intel FPGAs ਲਈ DSP ਬਿਲਡਰ ਦੇ ਵਰਜਨ ਨਾਲ ਮੇਲ ਖਾਂਦਾ ਹੋਣਾ ਚਾਹੀਦਾ ਹੈ। ਐਡਵਾਂਸਡ ਬਲਾਕਸੈੱਟ ਸਾਰੇ ਓਪਰੇਸ਼ਨਾਂ ਲਈ ਸਿਮੁਲਿੰਕ ਫਿਕਸਡ-ਪੁਆਇੰਟ ਕਿਸਮਾਂ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ ਅਤੇ ਸਿਮੂਲਿੰਕ ਫਿਕਸਡ ਪੁਆਇੰਟ ਦੇ ਲਾਇਸੰਸਸ਼ੁਦਾ ਸੰਸਕਰਣਾਂ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ। Intel ਵਾਧੂ ਕਾਰਜਸ਼ੀਲਤਾ ਲਈ DSP ਸਿਸਟਮ ਟੂਲਬਾਕਸ ਅਤੇ ਕਮਿਊਨੀਕੇਸ਼ਨ ਸਿਸਟਮ ਟੂਲਬਾਕਸ ਦੀ ਵੀ ਸਿਫ਼ਾਰਸ਼ ਕਰਦਾ ਹੈ।
ਉਤਪਾਦ ਵਰਤੋਂ ਨਿਰਦੇਸ਼
- ਯਕੀਨੀ ਬਣਾਓ ਕਿ ਤੁਹਾਡੇ ਕੋਲ ਤੁਹਾਡੇ ਵਰਕਸਟੇਸ਼ਨ 'ਤੇ MathWorks MATLAB ਅਤੇ ਸਿਮੂਲਿੰਕ ਟੂਲ ਦਾ ਅਨੁਕੂਲ ਸੰਸਕਰਣ ਸਥਾਪਤ ਹੈ। ਟੂਲ ਸਿਰਫ MATLAB ਦੇ 64-ਬਿੱਟ ਸੰਸਕਰਣਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
- ਯਕੀਨੀ ਬਣਾਓ ਕਿ ਤੁਹਾਡੇ ਕੋਲ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਦਾ ਢੁਕਵਾਂ ਸੰਸਕਰਣ ਸਥਾਪਤ ਹੈ। ਸੰਸਕਰਣ ਤੁਹਾਡੇ ਦੁਆਰਾ ਵਰਤੇ ਜਾ ਰਹੇ Intel FPGAs ਲਈ DSP ਬਿਲਡਰ ਦੇ ਸੰਸਕਰਣ ਨਾਲ ਮੇਲ ਖਾਂਦਾ ਹੋਣਾ ਚਾਹੀਦਾ ਹੈ।
- Intel FPGAs ਲਈ DSP ਬਿਲਡਰ ਲਾਂਚ ਕਰੋ ਅਤੇ ਗ੍ਰਾਫਿਕਲ ਇੰਟਰਫੇਸ ਖੋਲ੍ਹੋ।
- ਟੂਲ ਦੁਆਰਾ ਪ੍ਰਦਾਨ ਕੀਤੀ ਗਈ ਬਲਾਕ ਡਾਇਗ੍ਰਾਮ ਪਹੁੰਚ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਆਪਣੇ DSP ਸਿਸਟਮ ਨੂੰ ਡਿਜ਼ਾਈਨ ਕਰੋ। ਆਪਣੇ ਲੋੜੀਂਦੇ ਐਲਗੋਰਿਦਮ ਨੂੰ ਬਣਾਉਣ ਲਈ ਉਪਲਬਧ ਬਲਾਕਾਂ ਅਤੇ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦੀ ਵਰਤੋਂ ਕਰੋ।
- ਐਡਵਾਂਸ ਲਓtagਤੁਹਾਡੇ ਡਿਜ਼ਾਈਨ ਦੇ ਸਾਰੇ ਕਾਰਜਾਂ ਲਈ ਸਿਮੂਲਿੰਕ ਫਿਕਸਡ-ਪੁਆਇੰਟ ਕਿਸਮਾਂ ਦਾ e. ਯਕੀਨੀ ਬਣਾਓ ਕਿ ਤੁਹਾਡੇ ਕੋਲ ਸਿਮੂਲਿੰਕ ਫਿਕਸਡ ਪੁਆਇੰਟ ਲਈ ਲੋੜੀਂਦੇ ਲਾਇਸੰਸ ਹਨ।
- ਜੇਕਰ ਤੁਹਾਨੂੰ ਵਾਧੂ ਕਾਰਜਸ਼ੀਲਤਾ ਦੀ ਲੋੜ ਹੈ, ਤਾਂ DSP ਸਿਸਟਮ ਟੂਲਬਾਕਸ ਅਤੇ ਸੰਚਾਰ ਸਿਸਟਮ ਟੂਲਬਾਕਸ ਦੀ ਵਰਤੋਂ ਕਰਨ 'ਤੇ ਵਿਚਾਰ ਕਰੋ, ਜੋ ਕਿ Intel ਦੁਆਰਾ ਸਿਫ਼ਾਰਿਸ਼ ਕੀਤੇ ਗਏ ਹਨ।
- ਇੱਕ ਵਾਰ ਜਦੋਂ ਤੁਹਾਡਾ ਡਿਜ਼ਾਈਨ ਪੂਰਾ ਹੋ ਜਾਂਦਾ ਹੈ, ਤੁਸੀਂ ਲੋੜੀਂਦਾ ਤਿਆਰ ਕਰ ਸਕਦੇ ਹੋ files ਇੱਕ Intel FPGA ਪ੍ਰੋਗਰਾਮਿੰਗ ਲਈ.
ਇਹਨਾਂ ਵਰਤੋਂ ਨਿਰਦੇਸ਼ਾਂ ਦੀ ਪਾਲਣਾ ਕਰਕੇ, ਤੁਸੀਂ Intel FPGAs ਲਈ DSP ਬਿਲਡਰ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ Intel FPGAs 'ਤੇ DSP ਐਲਗੋਰਿਦਮ ਨੂੰ ਪ੍ਰਭਾਵਸ਼ਾਲੀ ਢੰਗ ਨਾਲ ਡਿਜ਼ਾਈਨ ਕਰਨ ਅਤੇ ਲਾਗੂ ਕਰਨ ਦੇ ਯੋਗ ਹੋਵੋਗੇ।
Intel® FPGAs ਰੀਲੀਜ਼ ਨੋਟਸ ਲਈ DSP ਬਿਲਡਰ
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
- ਗਿਆਨ ਅਧਾਰ
- ਸਾਫਟਵੇਅਰ ਇੰਸਟਾਲੇਸ਼ਨ ਅਤੇ ਲਾਇਸੰਸਿੰਗ
ਇਰੱਟਾ
ਇਰੱਟਾ ਫੰਕਸ਼ਨਲ ਨੁਕਸ ਜਾਂ ਤਰੁੱਟੀਆਂ ਹਨ, ਜੋ ਉਤਪਾਦ ਨੂੰ ਪ੍ਰਕਾਸ਼ਿਤ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਤੋਂ ਭਟਕਣ ਦਾ ਕਾਰਨ ਬਣ ਸਕਦੀਆਂ ਹਨ। ਦਸਤਾਵੇਜ਼ੀ ਮੁੱਦਿਆਂ ਵਿੱਚ ਗਲਤੀਆਂ, ਅਸਪਸ਼ਟ ਵਰਣਨ, ਜਾਂ ਮੌਜੂਦਾ ਪ੍ਰਕਾਸ਼ਿਤ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਜਾਂ ਉਤਪਾਦ ਦਸਤਾਵੇਜ਼ਾਂ ਤੋਂ ਭੁੱਲ ਸ਼ਾਮਲ ਹਨ।
ਇਰੱਟਾ ਅਤੇ ਇਰੱਟਾ ਦੁਆਰਾ ਪ੍ਰਭਾਵਿਤ ਸੰਸਕਰਣਾਂ ਬਾਰੇ ਪੂਰੀ ਜਾਣਕਾਰੀ ਲਈ, Intel® ਦਾ ਗਿਆਨ ਅਧਾਰ ਪੰਨਾ ਵੇਖੋ। webਸਾਈਟ.
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
ਗਿਆਨ ਅਧਾਰ
Intel FPGAs ਐਡਵਾਂਸਡ ਬਲਾਕਸੈੱਟ ਰੀਵਿਜ਼ਨ ਇਤਿਹਾਸ ਲਈ DSP ਬਿਲਡਰ
| ਸੰਸਕਰਣ | ਮਿਤੀ | ਵਰਣਨ |
| 22.4 | 2022.12.12 | ਜੋੜਿਆ ਗਿਆ ਮੈਟ੍ਰਿਕਸ ਗੁਣਾ ਇੰਜਣ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample. |
| 22.3 | 2022.09.30 | • ਬਿਹਤਰ ਪ੍ਰਦਰਸ਼ਨ:
— DSP ਬਿਲਡਰ ਹੁਣ FP16 ਅਤੇ Bfloat16 ਲਈ FP DSP ਬਲਾਕ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ, ਸਹੀ-ਗੋਲ, ਸ਼ਾਮਲ ਕਰੋ, ਉਪ or AddSub Intel Agilex ਡਿਵਾਈਸਾਂ 'ਤੇ — ਡੀਐਸਪੀ ਬਿਲਡਰ ਬਲਾਕਸੈੱਟ ਵਿੱਚ ਘਾਤਕ ਅਤੇ ਕੁਦਰਤੀ ਲੌਗ ਲਈ ਡੀਐਸਪੀ ਹੈਵੀ ਅਤੇ ਡੀਐਸਪੀ ਲਾਈਟ ਆਰਕੀਟੈਕਚਰ ਤੱਕ ਪਹੁੰਚ ਪ੍ਰਦਾਨ ਕੀਤੀ। - ਦੋ ਹੇਠਲੇ-ਸ਼ੁੱਧਤਾ ਵਾਲੇ FP ਫਾਰਮੈਟਾਂ ਲਈ FP FFT ਤਰਕ ਦੀ ਵਰਤੋਂ ਵਿੱਚ ਸੁਧਾਰ: FP16 ਅਤੇ FP19। • ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਵਿੱਚ ਦੂਜੇ IP ਦੇ ਨਾਲ DSP ਬਿਲਡਰ ਡਿਜ਼ਾਈਨ ਦਾ ਸੁਧਾਰਿਆ ਏਕੀਕਰਣ। - ਡੀਐਸਪੀ ਬਿਲਡਰ ਅਨਰੋਲ ਨਹੀਂ ਕਰਦਾ ਪਰ ਇੱਕ ਸਿੰਗਲ ਕੰਡਿਊਟ ਇਕਾਈ ਦੇ ਰੂਪ ਵਿੱਚ (ਵਿਕਲਪਿਕ ਤੌਰ 'ਤੇ) ਗੁੰਝਲਦਾਰ ਸਿਗਨਲਾਂ ਦੇ ਵੈਕਟਰਾਂ ਨੂੰ ਇਕੱਠਾ ਰੱਖਦਾ ਹੈ। - ਤੁਸੀਂ ਕੰਡਿਊਟ ਨੂੰ ਇੱਕ ਕਸਟਮ ਰੋਲ ਵੀ ਨਿਰਧਾਰਤ ਕਰ ਸਕਦੇ ਹੋ। ਡੀਐਸਪੀ ਬਿਲਡਰ ਆਪਣੇ ਆਪ ਹੀ ਡੀਐਸਪੀ ਬਿਲਡਰ ਮਾਡਲ ਨਾਮ ਦੇ ਨਾਲ ਇੰਟਰਫੇਸ ਨੂੰ ਪ੍ਰੀਫਿਕਸ ਕਰਕੇ ਵਿਲੱਖਣ ਨਾਵਾਂ ਵਾਲੇ ਕਈ ਕੰਡਿਊਟਸ ਨਿਰਧਾਰਤ ਕਰਦਾ ਹੈ। • ਦੀ ਡਿਫਾਲਟ ਸੰਰਚਨਾ ਵਿੱਚ ਸੁਧਾਰ ਕੀਤਾ ਗਿਆ ਹੈ ਐੱਫ.ਐੱਫ.ਟੀ FFT ਪੈਰਾਮੀਟਰਾਂ ਨੂੰ ਬਦਲਣ ਵੇਲੇ ਗਲਤੀਆਂ ਨੂੰ ਘੱਟ ਕਰਨ ਲਈ ਬਲਾਕ. • ਦੀ ਅੰਦਰੂਨੀ ਸਥਿਤੀ ਨੂੰ ਰੀਸੈਟ ਕਰਨ ਲਈ ਵਿਕਲਪ ਪ੍ਰਦਾਨ ਕੀਤਾ ਗਿਆ ਹੈ ਐਫ.ਆਈ.ਆਰ ਇੱਕ ਨਿੱਘੇ ਰੀਸੈਟ ਦੌਰਾਨ ਬਲਾਕ. • ਇੱਕ ਲਾਇਬ੍ਰੇਰੀ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ ਹੈ ਜਿਸ ਵਿੱਚ ਸਿਮੂਲਿੰਕ ਬਲਾਕ ਸ਼ਾਮਲ ਹਨ ਜੋ ਡੀਐਸਪੀ ਬਿਲਡਰ ਡਿਜ਼ਾਈਨ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। |
| 22.2 | 2022.03.30 | ਵਿੱਚ ਘਟੀ ਹੋਈ ਅੰਦਰੂਨੀ ਦੁਹਰਾਓ ਗਿਣਤੀ ਕੋਰਡਿਕ ਸਰੋਤ ਦੀ ਵਰਤੋਂ ਨੂੰ ਘਟਾਉਣ ਅਤੇ ਸ਼ੁੱਧਤਾ ਵਧਾਉਣ ਲਈ ਬਲਾਕ. |
| ਜਾਰੀ… | ||
| ਸੰਸਕਰਣ | ਮਿਤੀ | ਵਰਣਨ |
| 22.1 | 2022.06.30 | • ਵਿੱਚ ਲੇਟੈਂਸੀ ਰਿਪੋਰਟਿੰਗ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ GPIO ਬਲਾਕ ('ਤੇ ਲੇਟੈਂਸੀ ਰਿਪੋਰਟਿੰਗ ਦੇ ਸਮਾਨ ਚੈਨਲ ਆਈ.ਓ
ਬਲਾਕ). • ਇੱਕ ਹਾਈਬ੍ਰਿਡ ਬੈਕ-ਟੂ-ਬੈਕ ਜੋੜਿਆ ਗਿਆ VFFT ਬਲਾਕ, ਜੋ ਕਿ ਡੇਟਾ ਦੀ ਨਿਰੰਤਰ ਸਟ੍ਰੀਮਿੰਗ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ ਜਦੋਂ FFT ਪਾਈਪਲਾਈਨ ਨੂੰ ਫਲੱਸ਼ ਕੀਤੇ ਬਿਨਾਂ FFT ਆਕਾਰ ਬਦਲਦਾ ਹੈ। • DSP ਬਿਲਡਰ ਐਡਵਾਂਸਡ ਪ੍ਰੋ ਵਿੱਚ Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX ਲਈ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ। ਤੁਹਾਨੂੰ Intel Quartus Std ਐਡੀਸ਼ਨ ਦੇ ਨਾਲ ਤਿਆਰ RTL ਨੂੰ ਕੰਪਾਇਲ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ। ਤੱਕ ਰੀਡ-ਐਕਸੈਸ ਕੰਟਰੋਲ ਵਿਧੀ ਨੂੰ ਵਧਾਇਆ ਗਿਆ ਸ਼ੇਅਰਡ ਮੈਮਜ਼ ਬਲਾਕ • ਬਦਲ ਕੇ ਡੀਐਸਪੀ ਬਲਾਕ ਪੈਕਿੰਗ ਵਿੱਚ ਸੁਧਾਰ ਕੀਤਾ ਗਿਆ ਹੈ ਸ਼ਾਮਲ ਕਰੋ, ਉਪ, ਅਤੇ ਮੈਕਸ ਇੱਕ ਗਤੀਸ਼ੀਲ ਨੂੰ AddSub ਬਲਾਕ |
| 21.4 | 2021.12.30 | ਜੋੜਿਆ ਗਿਆ AXI4StreamReceiver ਅਤੇ AXI4 ਸਟ੍ਰੀਮ ਟ੍ਰਾਂਸਮੀਟਰ ਨੂੰ ਸਟ੍ਰੀਮਿੰਗ ਲਾਇਬ੍ਰੇਰੀ |
| 21.3 | 2021.09.30 | • ਨਾਲ ਡੀਐਫਟੀ ਲਾਇਬ੍ਰੇਰੀ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ ਡੀਐਫਟੀ, ਮੁੜ-ਕ੍ਰਮਬੱਧ ਬਲਾਕ, ਅਤੇ ਰੀਆਰਡਰ ਅਤੇ ਰੀਸਕੇਲ ਬਲਾਕ
• ਚੱਕਰਵਾਤ V ਡਿਵਾਈਸਾਂ ਲਈ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ • ਡੀਐਸਪੀ ਬਿਲਡਰ ਮੈਮੋਰੀ ਬਲਾਕਾਂ ਵਿੱਚ ਐਡਵਾਈਜ਼ਰੀ ਰੀਡ ਐਕਸੈਸ (RA) ਨਿਯੰਤਰਣ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ • ਇੱਕ ਸਰਲ ਬੈਕ-ਟੂ-ਬੈਕ FFT ਬਲਾਕਸੈੱਟ ਜੋੜਿਆ ਗਿਆ • ਵਰਜਨ-ਅਨੁਕੂਲ ਇੰਟੇਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਇੰਸਟਾਲੇਸ਼ਨ ਦੀ ਲੋੜ ਤੋਂ ਬਿਨਾਂ DSP ਬਿਲਡਰ ਸਟੈਂਡਅਲੋਨ ਨੂੰ ਸਥਾਪਿਤ ਕਰਨ ਦੀ ਸਮਰੱਥਾ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ |
| 21.1 | 2021.06.30 | • ਜੋੜਿਆ ਗਿਆ ਫਿਨਾਈਟ ਸਟੇਟ ਮਸ਼ੀਨ ਬਲਾਕ ਅਤੇ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample.
• MATLAB ਸੰਸਕਰਣ ਲਈ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ: R2020b |
| 20.1 | 2020.04.13 | ਵਿੱਚ ਡਿਵਾਈਸ ਚੋਣਕਾਰ ਨੂੰ ਹਟਾਇਆ ਗਿਆ ਡਿਵਾਈਸ ਪੈਰਾਮੀਟਰ ਪੈਨਲ. |
| 2019.09.01 | Intel Agilex® ਡਿਵਾਈਸਾਂ ਲਈ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ। | |
| 19.1 | 2019.04.01 | • ਦੋ ਨਵੀਆਂ ਫਲੋਟਿੰਗ-ਪੁਆਇੰਟ ਕਿਸਮਾਂ float16_m7 (bfloat) ਅਤੇ float19_m10 ਲਈ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ ਹੈ।
• ਨਿਰਭਰ ਲੇਟੈਂਸੀ ਵਿਸ਼ੇਸ਼ਤਾ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ। • FIFO ਬਫਰ ਫਿਲ-ਲੈਵਲ ਰਿਪੋਰਟਿੰਗ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ। |
| 18.1 | 2018.09.17 | • HDL ਆਯਾਤ ਜੋੜਿਆ ਗਿਆ।
• C++ ਸਾਫਟਵੇਅਰ ਮਾਡਲ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ। |
| 18.0 | 2018.05.08 | • ਡੀਐਸਪੀ ਬਿਲਡਰ ਡਿਜ਼ਾਈਨ ਦੇ ਆਟੋਮੈਟਿਕ ਰੀਸੈਟ ਨਿਊਨਤਮ ਲਈ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ। ਰੀਸੈਟ ਮਿਨੀਮਾਈਜ਼ੇਸ਼ਨ ਡਿਜ਼ਾਈਨ ਦੀ ਸਹੀ ਕਾਰਜਕੁਸ਼ਲਤਾ ਨੂੰ ਬਰਕਰਾਰ ਰੱਖਦੇ ਹੋਏ, ਇੱਕ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਰਜਿਸਟਰਾਂ ਦੇ ਘੱਟੋ-ਘੱਟ ਸੈੱਟ ਨੂੰ ਨਿਰਧਾਰਤ ਕਰਦਾ ਹੈ ਜਿਸ ਲਈ ਰੀਸੈਟ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ। ਡੀਐਸਪੀ ਬਿਲਡਰ ਰੀਸੈੱਟ ਕਰਨ ਵਾਲੇ ਰਜਿਸਟਰਾਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਘਟਾਉਣ ਨਾਲ ਨਤੀਜਿਆਂ ਦੀ ਗੁਣਵੱਤਾ ਵਿੱਚ ਸੁਧਾਰ ਹੋ ਸਕਦਾ ਹੈ ਅਰਥਾਤ ਘਟਿਆ ਹੋਇਆ ਖੇਤਰ ਅਤੇ ਵਧਿਆ ਹੋਇਆ Fmax।
• ਵਿੱਚ ਬਿੱਟ ਖੇਤਰਾਂ ਲਈ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ ShareMem ਬਲਾਕ. ਇਹ ਖੇਤਰ ਵਿੱਚ ਮੌਜੂਦਾ ਬਿੱਟ ਫੀਲਡ ਸਹਿਯੋਗ ਨੂੰ ਸਮਾਨ ਕਾਰਜਸ਼ੀਲਤਾ ਪ੍ਰਦਾਨ ਕਰਦੇ ਹਨ RegField ਅਤੇ RegOut ਬਲਾਕ. • HDL ਆਯਾਤ ਲਈ ਬੀਟਾ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ, ਜੋ ਕਿ DSP ਬਿਲਡਰ ਡਿਜ਼ਾਈਨ ਵਿੱਚ VHDL ਜਾਂ Verilog HDL ਸਿੰਥੇਸਾਈਜ਼ ਕਰਨ ਯੋਗ ਡਿਜ਼ਾਈਨ ਨੂੰ ਸ਼ਾਮਲ ਕਰਦਾ ਹੈ। ਤੁਸੀਂ ਫਿਰ ਡੀਐਸਪੀ ਬਿਲਡਰ ਸਿਮੁਲਿੰਕ ਕੰਪੋਨੈਂਟਸ ਦੇ ਨਾਲ ਆਯਾਤ ਕੀਤੇ ਡਿਜ਼ਾਈਨ ਨੂੰ ਸਿਮੂਲੇਟ ਕਰ ਸਕਦੇ ਹੋ. HDL ਆਯਾਤ ਵਿੱਚ ਇੱਕ ਨਿਊਨਤਮ ਉਪਭੋਗਤਾ ਇੰਟਰਫੇਸ ਸ਼ਾਮਲ ਹੁੰਦਾ ਹੈ, ਪਰ ਕੁਝ ਮੈਨੂਅਲ ਸੈੱਟਅੱਪ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ। ਇਸ ਵਿਸ਼ੇਸ਼ਤਾ ਦੀ ਵਰਤੋਂ ਕਰਨ ਲਈ, ਤੁਹਾਨੂੰ MathWorks HDL ਵੈਰੀਫਾਇਰ ਟੂਲ ਲਈ ਲਾਇਸੈਂਸ ਦੀ ਲੋੜ ਹੈ। |
| 17.1 | 2017.11.06 | • ਸੁਪਰ-ਐੱਸample NCO ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample.
• Intel Cyclone® 10 ਅਤੇ Intel Stratix® 10 ਡਿਵਾਈਸਾਂ ਲਈ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ। • ਦੀਆਂ ਉਦਾਹਰਨਾਂ ਹਟਾ ਦਿੱਤੀਆਂ ਗਈਆਂ ਹਨ ਸਿਗਨਲ ਬਲਾਕ. • ਮਿਟਾਇਆ ਗਿਆ WYSIWYG ਵਿਕਲਪ ਚਾਲੂ ਹੈ ਸੰਸਲੇਸ਼ਣ ਜਾਣਕਾਰੀ ਬਲਾਕ. |
| 17.0 | 2017.05.05 | • Intel ਦੇ ਤੌਰ 'ਤੇ ਮੁੜ-ਬ੍ਰਾਂਡ ਕੀਤਾ ਗਿਆ
• ਬਰਤਰਫ਼ ਕੀਤਾ ਗਿਆ ਸਿਗਨਲ ਬਲਾਕ • ਗੌਸੀਅਨ ਅਤੇ ਰੈਂਡਮ ਨੰਬਰ ਜਨਰੇਟਰ ਡਿਜ਼ਾਈਨ ਸ਼ਾਮਲ ਕੀਤਾ ਗਿਆ ਹੈamples • ਵੇਰੀਏਬਲ-ਸਾਈਜ਼ ਸੁਪਰਸ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏampਅਗਵਾਈ FFT ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample • ਜੋੜਿਆ ਗਿਆ ਹਾਈਬ੍ਰਿਡਵੀਐਫਐਫਟੀ ਬਲਾਕ • ਜੋੜਿਆ ਗਿਆ GeneralVTwiddle ਅਤੇ GeneralMultVTwiddle ਬਲਾਕ |
| 16.1 | 2016.11.10 | • LTE ਸੰਦਰਭ ਡਿਜ਼ਾਈਨ ਲਈ 4-ਚੈਨਲ 2-ਐਂਟੀਨਾ DUC ਅਤੇ DDC ਸ਼ਾਮਲ ਕੀਤਾ ਗਿਆ
• BFU_simple ਬਲਾਕ ਸ਼ਾਮਲ ਕੀਤਾ ਗਿਆ • ਮਿਆਰੀ ਅਤੇ ਪ੍ਰੋ ਐਡੀਸ਼ਨ ਬਣਾਏ ਗਏ। ਪ੍ਰੋ ਅਰਰੀਆ 10 ਡਿਵਾਈਸਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ; ਸਟੈਂਡਰਡ ਹੋਰ ਸਾਰੇ ਪਰਿਵਾਰਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। • ਬਰਤਰਫ਼ ਸਿਗਨਲ ਬਲਾਕ • DSP ਬਿਲਡਰ ਮੀਨੂ ਵਿੱਚ Avalon-MM ਇੰਟਰਫੇਸ ਸੈਟਿੰਗਾਂ ਨੂੰ ਸੈੱਟ ਕਰਨ ਲਈ ਕਾਰਜਕੁਸ਼ਲਤਾ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ |
| ਜਾਰੀ… | ||
| ਸੰਸਕਰਣ | ਮਿਤੀ | ਵਰਣਨ |
| 16.0 | 2016.05.02 | • ਪੁਨਰਗਠਿਤ ਲਾਇਬ੍ਰੇਰੀਆਂ
• MAX 10 ਡਿਵਾਈਸਾਂ 'ਤੇ ਫੋਲਡਿੰਗ ਨਤੀਜੇ ਵਿੱਚ ਸੁਧਾਰ ਕੀਤਾ ਗਿਆ ਹੈ • ਨਵਾਂ ਡਿਜ਼ਾਈਨ ਸ਼ਾਮਲ ਕੀਤਾ ਗਿਆ ਸਾਬਕਾamples: - ਗੌਸੀਅਨ ਰੈਂਡਮ ਨੰਬਰ ਜਨਰੇਟਰ — DUC_4C4T4R ਅਤੇ DDC_4C4T4R LTE ਡਿਜੀਟਲ-ਅੱਪ ਅਤੇ ਡਾਊਨ-ਕਨਵਰਜ਼ਨ • ਨਵੀਂ FFT ਛਟਾਈ ਰਣਨੀਤੀ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ: prune_to_widths() |
| 15.1 | 2015.11.11 | • ਬਰਤਰਫ਼ ਕੀਤਾ ਗਿਆ Quartus II ਚਲਾਓ ਅਤੇ ਮਾਡਲਸਿਮ ਚਲਾਓ ਬਲਾਕ
• ਕਲਾਕ ਕ੍ਰਾਸਿੰਗ ਸਹਾਇਤਾ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ • ਮੁੜ-ਸੰਰਚਨਾਯੋਗ FIR ਫਿਲਟਰ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ • ਸੁਧਾਰੇ ਗਏ ਬੱਸ ਇੰਟਰਫੇਸ: - ਸੁਧਾਰੀ ਗਈ ਗਲਤੀ ਜਾਂਚ ਅਤੇ ਰਿਪੋਰਟਿੰਗ - ਸਿਮੂਲੇਸ਼ਨ ਸ਼ੁੱਧਤਾ ਵਿੱਚ ਸੁਧਾਰ - ਬੱਸ ਸਲੇਵ ਤਰਕ ਲਾਗੂ ਕਰਨ ਵਿੱਚ ਸੁਧਾਰ ਕੀਤਾ ਗਿਆ ਹੈ - ਸੁਧਾਰੀ ਹੋਈ ਘੜੀ ਕਰਾਸਿੰਗ • ਕੁਝ Avalon-MM ਇੰਟਰਫੇਸ ਬਦਲੇ • ਨਵੇਂ ਬਲਾਕ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ: — ਕੈਪਚਰ ਮੁੱਲ — ਫੈਨਆਊਟ — ਵਿਰਾਮ — ਵੈਕਟਰਫੈਨਆਊਟ • ਜੋੜਿਆ ਗਿਆ IIR: ਫੁੱਲ-ਦਰ ਫਿਕਸਡ-ਪੁਆਇੰਟ ਅਤੇ IIR: ਫੁੱਲ-ਰੇਟ ਫਲੋਟਿੰਗ-ਪੁਆਇੰਟ ਡੈਮੋ • ਮੋਡਮ ਸੰਦਰਭ ਡਿਜ਼ਾਈਨ ਨੂੰ ਟ੍ਰਾਂਸਮਿਟ ਅਤੇ ਪ੍ਰਾਪਤ ਕੀਤਾ ਗਿਆ |
| 15.0 | ਮਈ 2015 | • SystemVerilog ਆਉਟਪੁੱਟ ਲਈ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ
• ਬਾਹਰੀ ਯਾਦਾਂ ਦੀ ਲਾਇਬ੍ਰੇਰੀ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ • ਜੋੜਿਆ ਗਿਆ ਬਾਹਰੀ ਮੈਮੋਰੀ ਬਲਾਕ • ਨਵਾਂ ਜੋੜਿਆ ਗਿਆ ਦੋਵਾਂ ਪੋਰਟਾਂ 'ਤੇ ਲਿਖਣ ਦੀ ਆਗਿਆ ਦਿਓ ਪੈਰਾਮੀਟਰ ਤੋਂ DualMem ਬਲਾਕ • ਬਦਲਿਆ ਪੈਰਾਮੀਟਰ ਚਾਲੂ AvalonMMSlaveSettings ਬਲਾਕ |
| 14.1 | ਦਸੰਬਰ 2014 | • ਅਰਰੀਆ 10 ਹਾਰਡ-ਫਲੋਟਿੰਗ-ਪੁਆਇੰਟ ਬਲਾਕਾਂ ਲਈ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ
• ਬਸਸਟਿਮੂਲਸ ਅਤੇ ਬੱਸਸਟਿਮੂਲਸ ਨੂੰ ਜੋੜਿਆ ਗਿਆFileਰੀਡਰ ਬਲਾਕ ਟੂ ਮੈਮੋਰੀ-ਮੈਪਡ ਰਜਿਸਟਰਾਂ ਦੇ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample. • AvalonMMSlaveSettings ਬਲਾਕ ਅਤੇ ਜੋੜਿਆ ਗਿਆ ਡੀਐਸਪੀ ਬਿਲਡਰ > ਐਵਲੋਨ ਇੰਟਰਫੇਸ > ਐਵਲੋਨ-ਐਮਐਮ ਸਲੇਵ ਮੇਨੂ ਵਿਕਲਪ • ਕੰਟਰੋਲ ਅਤੇ ਸਿਗਨਲ ਬਲਾਕਾਂ ਤੋਂ ਬੱਸ ਦੇ ਪੈਰਾਮੀਟਰ ਹਟਾਏ ਗਏ • ਨਿਮਨਲਿਖਤ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਨੂੰ ਹਟਾਇਆ ਗਿਆamples: - ਕਲਰ ਸਪੇਸ ਕਨਵਰਟਰ (ਸਰੋਤ ਸ਼ੇਅਰਿੰਗ ਫੋਲਡਿੰਗ) - ਅੱਪਡੇਟ ਕਰਨ ਵਾਲੇ ਗੁਣਾਂਕ ਦੇ ਨਾਲ ਇੰਟਰਪੋਲੇਟਿੰਗ ਐਫਆਈਆਰ ਫਿਲਟਰ - ਪ੍ਰਾਇਮਰੀ ਐਫਆਈਆਰ ਫਿਲਟਰ (ਸਰੋਤ ਸ਼ੇਅਰਿੰਗ ਫੋਲਡਿੰਗ) - ਸਿੰਗਲ-ਐਸtage IIR ਫਿਲਟਰ (ਸਰੋਤ ਸ਼ੇਅਰਿੰਗ ਫੋਲਡਿੰਗ) - ਤਿੰਨ-ਸtage IIR ਫਿਲਟਰ (ਸਰੋਤ ਸ਼ੇਅਰਿੰਗ ਫੋਲਡਿੰਗ) • ਸਿਸਟਮ-ਇਨ-ਦੀ-ਲੂਪ ਸਹਿਯੋਗ ਜੋੜਿਆ ਗਿਆ • ਨਵੇਂ ਬਲਾਕ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ: - ਫਲੋਟਿੰਗ-ਪੁਆਇੰਟ ਕਲਾਸੀਫਾਇਰ - ਫਲੋਟਿੰਗ-ਪੁਆਇੰਟ ਗੁਣਾ ਇਕੱਠਾ ਕਰੋ - ਗਣਿਤ ਬਲਾਕ ਵਿੱਚ hypotenuse ਫੰਕਸ਼ਨ ਸ਼ਾਮਲ ਕੀਤਾ ਗਿਆ • ਜੋੜਿਆ ਗਿਆ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾamples: - ਰੰਗ ਸਪੇਸ ਕਨਵਰਟਰ - ਕੰਪਲੈਕਸ ਐਫ.ਆਈ.ਆਰ - ਮੁੱਢਲੇ ਬਲਾਕਾਂ ਤੋਂ CORDIC - ਕਰੈਸਟ ਫੈਕਟਰ ਦੀ ਕਮੀ - ਫੋਲਡਿੰਗ ਐਫ.ਆਈ.ਆਰ — ਵੇਰੀਏਬਲ ਪੂਰਨ ਅੰਕ ਦਰ ਡੈਸੀਮੇਸ਼ਨ ਫਿਲਟਰ - ਵੈਕਟਰ ਲੜੀਬੱਧ - ਕ੍ਰਮਵਾਰ ਅਤੇ ਦੁਹਰਾਓ |
| ਜਾਰੀ… | ||
| ਸੰਸਕਰਣ | ਮਿਤੀ | ਵਰਣਨ |
| • ਜੋੜੇ ਗਏ ਸੰਦਰਭ ਡਿਜ਼ਾਈਨ:
- ਕਰੈਸਟ ਫੈਕਟਰ ਦੀ ਕਮੀ - ਸਿੰਥੇਸਾਈਜੇਬਲ ਟੈਸਟਬੈਂਚ ਦੇ ਨਾਲ ਡਾਇਰੈਕਟ ਆਰ.ਐੱਫ - ਡਾਇਨਾਮਿਕ ਡੈਸੀਮੇਸ਼ਨ ਫਿਲਟਰ — ਮੁੜ-ਸੰਰਚਨਾਯੋਗ ਡੈਸੀਮੇਸ਼ਨ ਫਿਲਟਰ — ਵੇਰੀਏਬਲ ਪੂਰਨ ਅੰਕ ਦਰ ਡੈਸੀਮੇਸ਼ਨ ਫਿਲਟਰ • ਸਰੋਤ ਸ਼ੇਅਰਿੰਗ ਫੋਲਡਰ ਨੂੰ ਹਟਾਇਆ • ਅੱਪਡੇਟ ਕੀਤਾ ALU ਫੋਲਡਰ |
||
| 14.0 | ਜੂਨ 2014 | • MAX 10 FPGAs ਲਈ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ।
• ਚੱਕਰਵਾਤ III ਅਤੇ ਸਟ੍ਰੈਟਿਕਸ III ਡਿਵਾਈਸਾਂ ਲਈ ਸਮਰਥਨ ਹਟਾਇਆ ਗਿਆ • ਸੁਧਾਰ ਡੀਐਸਪੀ ਬਿਲਡਰ ਮਾਡਲਸਿਮ ਚਲਾਓ ਵਿਕਲਪ, ਜੋ ਹੁਣ ਤੁਹਾਨੂੰ ਉੱਚ-ਪੱਧਰੀ ਡਿਜ਼ਾਈਨ ਜਾਂ ਵਿਅਕਤੀਗਤ ਸਬਮੋਡਿਊਲਾਂ ਲਈ ਮਾਡਲਸਿਮ ਚਲਾਉਣ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ • ਡਾਇਰੈਕਟਰੀਆਂ ਦੀ ਲੜੀ ਦੀ ਬਜਾਏ ਐਚਡੀਐਲ ਦੀ ਪੀੜ੍ਹੀ ਨੂੰ ਡਿਵਾਈਸ ਪੱਧਰ ਦੀ ਡਾਇਰੈਕਟਰੀ (ਨਿਸ਼ਿਸ਼ਟ ਟੀਚਾ ਆਰਟੀਐਲ ਡਾਇਰੈਕਟਰੀ ਦੇ ਅਧੀਨ) ਵਿੱਚ ਬਦਲਿਆ ਗਿਆ ਹੈ • ਬੱਸ ਇੰਟਰਫੇਸ 'ਤੇ ਰੀਡ ਸਿਗਨਲ ਜੋੜਿਆ ਗਿਆ • FIFO 'ਤੇ ਸਪੱਸ਼ਟ ਪੋਰਟ ਜੋੜਿਆ ਗਿਆ • ਬਰਤਰਫ਼ 13 FFT ਬਲਾਕ • ਨਵਾਂ ਡਿਜ਼ਾਈਨ ਸ਼ਾਮਲ ਕੀਤਾ ਗਿਆ ਸਾਬਕਾamples: - ਬੈਕਪ੍ਰੈਸ਼ਰ ਦੇ ਨਾਲ ਐਵਲੋਨ-ਐਸਟੀ ਇੰਟਰਫੇਸ (ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ FIFO ਬਫਰ) - ਬੈਕਪ੍ਰੈਸ਼ਰ ਦੇ ਨਾਲ ਐਵਲੋਨ-ਐਸਟੀ ਇੰਟਰਫੇਸ (ਆਉਟਪੁੱਟ FIFO ਬਫਰ) - ਫਿਕਸਡ-ਪੁਆਇੰਟ ਮੈਥ ਫੰਕਸ਼ਨ - ਕੋਰਡਿਕ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਫਰੈਕਸ਼ਨਲ ਵਰਗ ਰੂਟ - ਸਧਾਰਣ ਕਰਨ ਵਾਲਾ - ਸਮਾਨਾਂਤਰ FFT — ਪੈਰਲਲ ਫਲੋਟਿੰਗ-ਪੁਆਇੰਟ FFT - ਕੋਰਡਿਕ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਵਰਗ ਰੂਟ - ਬਦਲਣਯੋਗ FFT/iFFT — ਵੇਰੀਏਬਲ-ਸਾਈਜ਼ ਫਿਕਸਡ-ਪੁਆਇੰਟ FFT — BitReverseCoreC ਬਲਾਕ ਤੋਂ ਬਿਨਾਂ ਵੇਰੀਏਬਲ-ਸਾਈਜ਼ ਫਿਕਸਡ-ਪੁਆਇੰਟ FFT — ਵੇਰੀਏਬਲ-ਸਾਈਜ਼ ਫਿਕਸਡ-ਪੁਆਇੰਟ iFFT — BitReverseCoreC ਬਲਾਕ ਤੋਂ ਬਿਨਾਂ ਵੇਰੀਏਬਲ-ਸਾਈਜ਼ ਫਿਕਸਡ-ਪੁਆਇੰਟ iFFT — ਵੇਰੀਏਬਲ-ਸਾਈਜ਼ ਫਲੋਟਿੰਗ-ਪੁਆਇੰਟ FFT — BitReverseCoreC ਬਲਾਕ ਤੋਂ ਬਿਨਾਂ ਵੇਰੀਏਬਲ-ਸਾਈਜ਼ ਫਲੋਟਿੰਗ-ਪੁਆਇੰਟ FFT — ਵੇਰੀਏਬਲ-ਸਾਈਜ਼ ਫਲੋਟਿੰਗ-ਪੁਆਇੰਟ iFFT — BitReverseCoreC ਬਲਾਕ ਤੋਂ ਬਿਨਾਂ ਵੇਰੀਏਬਲ-ਸਾਈਜ਼ ਫਲੋਟਿੰਗ-ਪੁਆਇੰਟ iFFT • ਨਵੇਂ ਬਲਾਕ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ: - ਐਂਕਰਡ ਦੇਰੀ - ਯੋਗ ਕੀਤੀ ਦੇਰੀ ਲਾਈਨ - ਸਮਰਥਿਤ ਫੀਡਬੈਕ ਦੇਰੀ — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P, ਅਤੇ FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X, ਅਤੇ FFT64X — FFT2, FFT4, VFFT2, ਅਤੇ VFFT4 - ਜਨਰਲ ਮਲਟੀਟਵਿਡਲ ਅਤੇ ਜਨਰਲ ਟਵਿਡਲ (ਜਨਰਲ ਮਲਟੀਟਵਿਡਲ, ਜਨਰਲ ਟਵਿਡਲ) - ਹਾਈਬ੍ਰਿਡ FFT (ਹਾਈਬ੍ਰਿਡ_FFT) — ਪੈਰਲਲ ਪਾਈਪਲਾਈਨਡ FFT (PFFT_Pipe) - ਤਿਆਰ |
| 13.1 | ਨਵੰਬਰ 2013 | • ਨਿਮਨਲਿਖਤ ਡਿਵਾਈਸਾਂ ਲਈ ਸਮਰਥਨ ਹਟਾਇਆ ਗਿਆ:
- ਅਰਰੀਆ ਜੀਐਕਸ - ਚੱਕਰਵਾਤ II — ਹਾਰਡਕਾਪੀ II, ਹਾਰਡਕਾਪੀ III, ਅਤੇ ਹਾਰਡਕਾਪੀ IV — ਸਟ੍ਰੈਟਿਕਸ, ਸਟ੍ਰੈਟਿਕਸ II, ਸਟ੍ਰੈਟਿਕਸ ਜੀਐਕਸ, ਅਤੇ ਸਟ੍ਰੈਟਿਕਸ II ਜੀਐਕਸ • ਸੁਧਾਰਿਆ ਗਿਆ ALU ਫੋਲਡਿੰਗ ਵਹਾਅ • ਮੈਥ ਬਲਾਕ ਵਿੱਚ ਨਵੇਂ ਫੰਕਸ਼ਨ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ। |
| ਜਾਰੀ… | ||
| ਸੰਸਕਰਣ | ਮਿਤੀ | ਵਰਣਨ |
| • Const, DualMem, ਅਤੇ LUT ਬਲਾਕਾਂ ਵਿੱਚ ਸਿਮੂਲਿੰਕ ਫਾਈ ਬਲਾਕ ਵਿਕਲਪ ਸ਼ਾਮਲ ਕੀਤਾ ਗਿਆ
• ਨਵਾਂ ਡਿਜ਼ਾਈਨ ਸ਼ਾਮਲ ਕੀਤਾ ਗਿਆ ਸਾਬਕਾamples: - ਵੇਰੀਏਬਲ-ਸ਼ੁੱਧਤਾ ਰੀਅਲ-ਟਾਈਮ FFT - ਅੱਪਡੇਟ ਕਰਨ ਵਾਲੇ ਗੁਣਾਂਕ ਦੇ ਨਾਲ ਇੰਟਰਪੋਲੇਟਿੰਗ ਐਫਆਈਆਰ ਫਿਲਟਰ - ਸਮਾਂ-ਦੇਰੀ ਬੀਮਫਾਰਮਰ • ਨਵੇਂ ਬਲਾਕ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ: - ਐਂਕਰਡ ਦੇਰੀ - ਬਹੁਪਦ - ਟਵਿਡਲ ਐਂਗਲ — TwiddleROM ਅਤੇ TwiddlerROMF - ਵੇਰੀਏਬਲਬਿੱਟ ਰਿਵਰਸ - VFFT |
||
| 13.0 | ਮਈ 2013 | • ਨਵੇਂ ਡੀਵਾਈਸ ਚੋਣਕਾਰ ਮੀਨੂ ਨਾਲ ਅੱਪਡੇਟ ਕੀਤਾ ਡੀਵਾਈਸ ਬਲਾਕ।
• ਨਵੇਂ ਮਾਡਲਪ੍ਰੀਮ ਬਲਾਕ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ: - ਕੰਸਟ ਮਲਟੀ - ਵੰਡੋ - MinMax - ਨਕਾਰਾ - ਸਕੇਲਰ ਉਤਪਾਦ • ਨੌਂ ਨਵੇਂ FFT ਬਲਾਕ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ • ਦਸ ਨਵੇਂ FFT ਪ੍ਰਦਰਸ਼ਨ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ |
| 12.1 | ਨਵੰਬਰ 2012 | • ALU ਫੋਲਡਿੰਗ ਵਿਸ਼ੇਸ਼ਤਾ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ
• ਵਿਸਤ੍ਰਿਤ ਸ਼ੁੱਧਤਾ ਫਲੋਟਿੰਗ-ਪੁਆਇੰਟ ਵਿਕਲਪ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ ਹਨ • ਨਿਮਨਲਿਖਤ ਨਵੇਂ ਮਾਡਲਪ੍ਰੀਮ ਬਲਾਕਾਂ ਨੂੰ ਸ਼ਾਮਲ ਕੀਤਾ ਗਿਆ ਹੈ: - AddSub — AddSubFused - CmpCtrl - ਗਣਿਤ - ਅਧਿਕਤਮ ਅਤੇ ਨਿਊਨਤਮ — MinMaxCtrl - ਗੋਲ - ਟ੍ਰਿਗ • ਹੇਠਾਂ ਦਿੱਤੇ ਨਵੇਂ FFT ਬਲਾਕ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ ਹਨ: - ਕਿਨਾਰੇ ਖੋਜ (EdgeDetect) - ਪਲਸ ਡਿਵਾਈਡਰ (ਪਲਸ ਡਿਵਾਈਡਰ) - ਪਲਸ ਗੁਣਕ (ਪਲਸ ਮਲਟੀਪਲੇਅਰ) — ਕੁਦਰਤੀ ਆਉਟਪੁੱਟ ਦੇ ਨਾਲ ਬਿੱਟ-ਰਿਵਰਸ FFT (FFT_BR_Natural) • ਨਿਮਨਲਿਖਤ ਨਵੇਂ FIR ਡਿਜ਼ਾਈਨ ਨੂੰ ਸ਼ਾਮਲ ਕੀਤਾ ਗਿਆ ਹੈamples: - ਸੁਪਰ-ਐੱਸample decimating FIR ਫਿਲਟਰ - ਸੁਪਰ-ਐੱਸample fractional FIR ਫਿਲਟਰ • AC ਮੋਟਰਾਂ (ALU ਫੋਲਡਿੰਗ ਦੇ ਨਾਲ) ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਸਥਿਤੀ, ਗਤੀ, ਅਤੇ ਮੌਜੂਦਾ ਨਿਯੰਤਰਣ ਜੋੜਿਆ ਗਿਆample |
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
ਡੀਐਸਪੀ ਬਿਲਡਰ ਐਡਵਾਂਸਡ ਬਲਾਕਸੈਟ ਹੈਂਡਬੁੱਕ
ਸਿਸਟਮ ਦੀਆਂ ਲੋੜਾਂ
- Intel FPGAs ਲਈ DSP ਬਿਲਡਰ MathWorks MATLAB ਅਤੇ Simulink ਟੂਲਸ ਅਤੇ Intel Quartus® Prime ਸਾਫਟਵੇਅਰ ਨਾਲ ਏਕੀਕ੍ਰਿਤ ਹੈ।
- Intel FPGAs ਲਈ DSP ਬਿਲਡਰ ਸਥਾਪਤ ਕਰਨ ਤੋਂ ਪਹਿਲਾਂ ਯਕੀਨੀ ਬਣਾਓ ਕਿ The MathWorks MATLAB ਅਤੇ ਸਿਮੂਲਿੰਕ ਟੂਲ ਦਾ ਘੱਟੋ-ਘੱਟ ਇੱਕ ਸੰਸਕਰਣ ਤੁਹਾਡੇ ਵਰਕਸਟੇਸ਼ਨ 'ਤੇ ਉਪਲਬਧ ਹੈ। ਤੁਹਾਨੂੰ Intel FPGAs ਲਈ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਅਤੇ DSP ਬਿਲਡਰ ਦਾ ਉਹੀ ਸੰਸਕਰਣ ਵਰਤਣਾ ਚਾਹੀਦਾ ਹੈ। Intel FPGAs ਲਈ DSP ਬਿਲਡਰ ਸਿਰਫ MATLAB ਦੇ 64-ਬਿੱਟ ਸੰਸਕਰਣਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
- v18.0 ਤੋਂ, Intel FPGAs ਐਡਵਾਂਸਡ ਬਲਾਕਸੈੱਟ ਲਈ DSP ਬਿਲਡਰ Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਅਤੇ Intel Quartus Prime Standard Edition ਲਈ ਉਪਲਬਧ ਹੈ। Intel FPGAs ਸਟੈਂਡਰਡ ਬਲਾਕਸੈੱਟ ਲਈ DSP ਬਿਲਡਰ ਸਿਰਫ Intel Quartus Prime Standard Edition ਲਈ ਉਪਲਬਧ ਹੈ।
ਟੇਬਲ 2. Intel FPGAs MATLAB ਨਿਰਭਰਤਾਵਾਂ ਲਈ DSP ਬਿਲਡਰ
| ਸੰਸਕਰਣ | MATLAB ਸਮਰਥਿਤ ਸੰਸਕਰਣ | ||
| ਡੀਐਸਪੀ ਬਿਲਡਰ ਸਟੈਂਡਰਡ ਬਲਾਕਸੈੱਟ | ਡੀਐਸਪੀ ਬਿਲਡਰ ਐਡਵਾਂਸਡ ਬਲਾਕਸੈੱਟ | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro ਐਡੀਸ਼ਨ | ||
| 22.4 | ਉਪਲਭਦ ਨਹੀ | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | ਉਪਲਭਦ ਨਹੀ | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | ਉਪਲਭਦ ਨਹੀ | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | ਉਪਲਭਦ ਨਹੀ | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | ਉਪਲਭਦ ਨਹੀ | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | ਉਪਲਭਦ ਨਹੀ | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | ਉਪਲਭਦ ਨਹੀ | R2019a R2018b R2018a R2017b | |
| ਜਾਰੀ… | |||
| ਸੰਸਕਰਣ | MATLAB ਸਮਰਥਿਤ ਸੰਸਕਰਣ | ||
| ਡੀਐਸਪੀ ਬਿਲਡਰ ਸਟੈਂਡਰਡ ਬਲਾਕਸੈੱਟ | ਡੀਐਸਪੀ ਬਿਲਡਰ ਐਡਵਾਂਸਡ ਬਲਾਕਸੈੱਟ | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro ਐਡੀਸ਼ਨ | ||
| R2017a R2016b | |||
| 19.1 | ਸਮਰਥਿਤ ਨਹੀਂ ਹੈ | ਆਰ2013 ਏ | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | ਆਰ2013 ਏ | ਆਰ2013 ਏ | R2018a R2017b R2017a R2016b |
| 18.0 | ਆਰ2013 ਏ | ਆਰ2013 ਏ | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | ਆਰ2013 ਏ | ਆਰ2013 ਏ | R2016a R2015b R2015a R2014b R2014a R2013b |
ਨੋਟ:
Intel FPGAs ਐਡਵਾਂਸਡ ਬਲਾਕਸੈੱਟ ਲਈ DSP ਬਿਲਡਰ ਸਾਰੇ ਓਪਰੇਸ਼ਨਾਂ ਲਈ ਸਿਮੁਲਿੰਕ ਫਿਕਸਡ-ਪੁਆਇੰਟ ਕਿਸਮਾਂ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ ਅਤੇ ਸਿਮੂਲਿੰਕ ਫਿਕਸਡ ਪੁਆਇੰਟ ਦੇ ਲਾਇਸੰਸਸ਼ੁਦਾ ਸੰਸਕਰਣਾਂ ਦੀ ਲੋੜ ਹੈ। Intel DSP ਸਿਸਟਮ ਟੂਲਬਾਕਸ ਅਤੇ ਕਮਿਊਨੀਕੇਸ਼ਨ ਸਿਸਟਮ ਟੂਲਬਾਕਸ ਦੀ ਵੀ ਸਿਫ਼ਾਰਿਸ਼ ਕਰਦਾ ਹੈ, ਜੋ ਕਿ ਕੁਝ ਡਿਜ਼ਾਈਨ ਕਰਦੇ ਹਨamples ਵਰਤਣ.
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
ਇੰਟੇਲ ਸੌਫਟਵੇਅਰ ਸਥਾਪਨਾ ਅਤੇ ਲਾਇਸੈਂਸਿੰਗ।
Intel® FPGAs ਰੀਲੀਜ਼ ਨੋਟਸ 9 ਲਈ DSP ਬਿਲਡਰ
ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ
 |
Intel FPGAs ਲਈ intel DSP ਬਿਲਡਰ [pdf] ਯੂਜ਼ਰ ਗਾਈਡ Intel FPGAs ਲਈ DSP ਬਿਲਡਰ, Intel FPGAs, Intel FPGAs, FPGAs ਲਈ ਬਿਲਡਰ |