DSP-bouer vir Intel FPGA's
Produk inligting
Die produk word DSP Builder vir Intel FPGA's genoem. Dit is 'n sagteware-instrument wat gebruikers in staat stel om digitale seinverwerking (DSP) algoritmes op Intel FPGA's te ontwerp en te implementeer. Die instrument bied 'n grafiese koppelvlak wat integreer met The MathWorks MATLAB en Simulink-instrument, wat gebruikers in staat stel om DSP-stelsels te ontwerp deur 'n blokdiagrambenadering te gebruik. Die instrument het verskillende weergawes, met die nuutste weergawe 22.4. Die produk het verskeie hersienings deurgemaak, met elke hersiening wat nuwe kenmerke, foutoplossings en verbeterings bekendstel. Die hersieningsgeskiedenistabel verskaf 'n opsomming van die veranderinge wat in elke weergawe gemaak is. Die produk het twee blokstel-uitgawes: die standaard blokstel en die gevorderde blokstel. Die standaard blokstel is beskikbaar vir Intel Quartus Prime Standard Edition, terwyl die gevorderde blokstel beskikbaar is vir beide Intel Quartus Prime Pro Edition en Intel Quartus Prime Standard Edition. Die produk het stelselvereistes waaraan voldoen moet word vir behoorlike installasie en gebruik. Dit vereis ten minste een weergawe van The MathWorks MATLAB en Simulink-instrument, met ondersteuning vir 64-bis weergawes van MATLAB. Die Intel Quartus Prime-sagtewareweergawe moet ooreenstem met die weergawe van DSP Builder vir Intel FPGA's wat gebruik word. Die gevorderde blokstel gebruik Simulink vastepunttipes vir alle bedrywighede en vereis gelisensieerde weergawes van Simulink Fixed Point. Intel beveel ook die DSP System Toolbox en die Communications System Toolbox aan vir bykomende funksionaliteit.
Produkgebruiksinstruksies
- Maak seker dat jy 'n versoenbare weergawe van The MathWorks MATLAB en Simulink-nutsding op jou werkstasie geïnstalleer het. Die instrument ondersteun slegs 64-bis weergawes van MATLAB.
- Maak seker dat jy die toepaslike weergawe van Intel Quartus Prime-sagteware geïnstalleer het. Die weergawe moet ooreenstem met die weergawe van DSP Builder vir Intel FPGA's wat jy gebruik.
- Begin DSP Builder vir Intel FPGA's en maak die grafiese koppelvlak oop.
- Ontwerp jou ADV-stelsel deur die blokdiagrambenadering wat deur die instrument verskaf word, te gebruik. Gebruik die beskikbare blokke en kenmerke om jou verlangde algoritme te bou.
- Neem voordeeltage van die Simulink-vastepunttipes vir alle bewerkings in jou ontwerp. Maak seker jy het die nodige lisensies vir Simulink Fixed Point.
- As jy bykomende funksionaliteit benodig, oorweeg dit om die DSP System Toolbox en die Communications System Toolbox te gebruik, wat deur Intel aanbeveel word.
- Sodra jou ontwerp voltooi is, kan jy die nodige genereer files vir die programmering van 'n Intel FPGA.
Deur hierdie gebruiksinstruksies te volg, sal jy DSP-algoritmes effektief op Intel FPGA's kan ontwerp en implementeer deur DSP Builder vir Intel FPGA's te gebruik.
DSP-bouer vir Intel® FPGA's vrystellingsnotas
Verwante inligting
- Kennisbasis
- Sagteware installasie en lisensiëring
misdruk
Errata is funksionele defekte of foute wat kan veroorsaak dat die produk van gepubliseerde spesifikasies afwyk. Dokumentasiekwessies sluit in foute, onduidelike beskrywings of weglatings van huidige gepubliseerde spesifikasies of produkdokumente.
Vir volledige inligting oor errata en die weergawes wat deur errata geraak word, verwys na die Knowledge Base-bladsy van die Intel® webwebwerf.
Verwante inligting
Kennisbasis
DSP-bouer vir Intel FPGA's Gevorderde Blockset-hersieningsgeskiedenis
| Weergawe | Datum | Beskrywing |
| 22.4 | 2022.12.12 | Bygevoeg Matrix Multiply Engine Design Example. |
| 22.3 | 2022.09.30 | • Verbeterde werkverrigting:
— DSP Builder gebruik nou die FP DSP-blok vir FP16 en Bfloat16, korrek afgerond, Voeg by, Sub or AddSub op Intel Agilex-toestelle — Verskaf toegang tot DSP swaar en DSP ligte argitekture vir eksponensiële en natuurlike log in die DSP Builder blokstel. — verbeterde FP FFT-logikagebruik vir twee laer-presisie FP-formate: FP16 en FP19. • Verbeterde integrasie van DSP Builder-ontwerpe met ander IP in Platform Designer. — DSP-bouer ontrol nie, maar hou vektore van (opsioneel) komplekse seine saam as 'n enkele kanaal-entiteit. — Jy kan ook 'n pasgemaakte rol aan die kanaal toewys. DSP Builder ken outomaties veelvuldige buise met unieke name toe deur die koppelvlak met die DSP Builder-modelnaam voor te sit. • Verbeter die verstek konfigurasie van die FFT blokke om foute te verminder wanneer die FFT-parameters verander word. • Verskaf opsie om die interne toestand van die terug te stel FIR blokkeer tydens 'n warm reset. • Het 'n biblioteek bygevoeg wat die Simulink-blokke bevat wat DSP Builder-ontwerpe ondersteun. |
| 22.2 | 2022.03.30 | Verminderde interne iterasietelling in KORDIES blok om hulpbrongebruik te verminder en akkuraatheid te verhoog. |
| voortgesit … | ||
| Weergawe | Datum | Beskrywing |
| 22.1 | 2022.06.30 | • Latensieverslaggewing bygevoeg by die GPIO blok (soortgelyk aan latency-verslaggewing oor die Kanaal IO
blokke). • Het 'n baster rug-aan-rug bygevoeg VFFT blok, wat deurlopende stroom van data ondersteun wanneer die FFT-grootte verander sonder om die FFT-pyplyn te spoel. • Bygevoeg ondersteuning vir Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX in DSP Builder Advanced Pro. Jy moet die gegenereerde RTL saamstel met Intel Quartus Std-uitgawe. • Die leestoegangbeheermeganisme uitgebrei na SharedMems blok • Verbeterde DSP-blokverpakking deur omskakeling Voeg by, Sub, en MUX tot 'n dinamiek AddSub blok |
| 21.4 | 2021.12.30 | Bygevoeg AXI4Stream Ontvanger en AXI4Stream Transmitter aan die Stroom biblioteek |
| 21.3 | 2021.09.30 | • Bygevoeg DFT Biblioteek met DFT, Herrangskik Blok, en ReorderAndRescale blokke
• Bygevoeg ondersteuning vir Cyclone V toestelle • Adviserende leestoegang (RA) kontroles by DSP Builder geheueblokke gevoeg • 'n Vereenvoudigde rug-aan-rug FFT-blokstel bygevoeg • Bygevoeg vermoë om DSP Builder selfstandig te installeer sonder om 'n weergawe-versoenbare Intel Quartus Prime installasie te vereis |
| 21.1 | 2021.06.30 | • Bygevoeg Eindige staatsmasjien blok en ontwerp bvample.
• Bygevoeg ondersteuning vir MATLAB weergawe: R2020b |
| 20.1 | 2020.04.13 | Het toestelkieser in verwyder Toestelparameters paneel. |
| 2019.09.01 | Bygevoeg ondersteuning vir Intel Agilex®-toestelle. | |
| 19.1 | 2019.04.01 | • Bygevoeg ondersteuning vir twee nuwe drywende punt tipes float16_m7 (bfloat) en float19_m10.
• Bygevoeg afhanklike latency funksie. • Bygevoeg EIEU buffer vulvlak verslagdoening. |
| 18.1 | 2018.09.17 | • Bygevoeg HDL invoer.
• Bygevoeg C++ sagteware modelle. |
| 18.0 | 2018.05.08 | • Bygevoeg ondersteuning vir outomatiese terugstelling minimalisering van DSP Builder ontwerpe. Reset-minimalisering bepaal die minimale stel registers in 'n ontwerp wat herstel vereis, terwyl die ontwerp se korrekte funksionaliteit behou word. Die vermindering van die aantal registers wat DSP Builder terugstel kan verbeterde kwaliteit van resultate gee, dws verminderde area en verhoogde Fmax.
• Bygevoeg ondersteuning vir bis velde om die SharedMem blok. Hierdie velde bied analoog funksionaliteit aan die bestaande bietjie veld ondersteuning in die RegField en RegOut blokke. • Bygevoeg beta ondersteuning vir HDL invoer, wat VHDL of Verilog HDL sintetiseerbare ontwerpe in 'n DSP Bouer ontwerp inkorporeer. U kan dan die ingevoerde ontwerp saam met DSP Builder Simulink-komponente simuleer. HDL-invoer bevat 'n minimale gebruikerskoppelvlak, maar vereis 'n mate van handmatige opstelling. Om hierdie kenmerk te gebruik, benodig jy 'n lisensie vir die MathWorks HDL Verifier-nutsding. |
| 17.1 | 2017.11.06 | • Bygevoeg super-sample NCO ontwerp example.
• Bygevoeg ondersteuning vir Intel Cyclone® 10- en Intel Stratix® 10-toestelle. • Verwyderde gevalle van Seine blok. • Geskrap WYSIWYG opsie aan Sinteseinligting blok. |
| 17.0 | 2017.05.05 | • Herhandel as Intel
• Afgedank Seine blok • Bygevoeg Gaussiese en Random Number Generator ontwerp bvamples • Veranderlike-grootte supers bygevoegampgelei FFT ontwerp example • Bygevoeg HibriedeVFFT blok • Bygevoeg GeneralVTwiddle en AlgemeenMultVTwiddle blokke |
| 16.1 | 2016.11.10 | • Bygevoeg 4-kanaal 2-antenna DUC en DDC vir LTE verwysing ontwerp
• BFU_simple blok bygevoeg • Standaard- en Pro-uitgawes geskep. Pro ondersteun Arria 10-toestelle; Standard ondersteun alle ander gesinne. • Verwerp die Seine blok • Bygevoegde funksionaliteit vir die opstel van die Avalon-MM-koppelvlakinstellings in die DSP Builder-kieslys |
| voortgesit … | ||
| Weergawe | Datum | Beskrywing |
| 16.0 | 2016.05.02 | • Herorganiseerde biblioteke
• Verbeterde vouresultate op MAX 10 toestelle • Bygevoeg nuwe ontwerp bvamples: - Gaussiese ewekansige getalgenerator — DUC_4C4T4R en DDC_4C4T4R LTE digitale op- en af-omskakeling • Nuwe FFT-snoeistrategie bygevoeg: prune_to_widths() |
| 15.1 | 2015.11.11 | • Afgedank Begin Quartus II en Begin Modelsim blokke
• Bygevoeg klok kruising ondersteuning • Herkonfigureerbare FIR-filters bygevoeg • Verbeterde buskoppelvlakke: — Verbeterde foutkontrolering en verslagdoening - Verbeterde simulasie akkuraatheid — Verbeterde busslawe-logika-implementering — Verbeterde klokkruising • Sommige Avalon-MM-koppelvlakke verander • Nuwe blokke bygevoeg: — Vang waardes vas — Fanout — Pouse — Vectorfanout • Bygevoeg IIR: volkoers vaste punt en IIR: volkoers swewende punt demonstrasies • Bygevoeg stuur en ontvang modem verwysing ontwerp |
| 15.0 | Mei 2015 | • Bygevoeg ondersteuning vir SystemVerilog uitvoer
• Bygevoeg eksterne herinneringe biblioteek • Bygevoeg Eksterne geheue blok • Nuwe bygevoeg Laat skryf op beide poorte toe parameter om DualMem blok • Veranderde parameters aan AvalonMMSlaveSettings blok |
| 14.1 | Desember 2014 | • Bygevoeg ondersteuning vir Arria 10 harde drywende punt blokke
• Bygevoeg BusStimulus en BusStimulusFileLeser blokke na geheue-gekarteer registers ontwerp bvample. • Bygevoeg AvalonMMSlaveSettings blok en DSP-bouer > Avalon-koppelvlakke > Avalon-MM-slaaf spyskaart opsie • Busparameters van beheer- en seinblokke verwyder • Het die volgende ontwerp verwyder, bvamples: - Kleurruimte-omskakelaar (vou van hulpbrondeling) — Interpolerende FIR-filter met opdateringskoëffisiënte - Primitiewe FIR-filter (vou van hulpbrondeling) — Enkel-Stage IIR-filter (vou van hulpbrondeling) — Drie-stage IIR-filter (vou van hulpbrondeling) • Bygevoeg stelsel-in-die-lus ondersteuning • Nuwe blokke bygevoeg: — Swaaipuntklassifiseerder — Swaaipuntvermenigvuldiging akkumuleer - Bygevoeg skuinssy funksie by wiskunde blok • Bygevoeg ontwerp bvamples: - Kleurspasie-omskakelaar — Komplekse FIR — CORDIC van Primitive Blocks — Kruinfaktorvermindering - Vou FIR — Veranderlike heelgetalkoers-desimasiefilter — Vektorsortering – opeenvolgend en iteratief |
| voortgesit … | ||
| Weergawe | Datum | Beskrywing |
| • Bygevoeg verwysingsontwerpe:
— Kruinfaktorvermindering - Direkte RF met sintetiseerbare toetsbank - Dinamiese desimasiefilter - Herkonfigureerbare desimasiefilter — Veranderlike heelgetalkoers-desimasiefilter • Hulpbrondeling-lêergids verwyder • Opgedateerde ALU-lêergids |
||
| 14.0 | Junie 2014 | • Bygevoeg ondersteuning vir MAX 10 FPGA's.
• Verwyder ondersteuning vir Cyclone III en Stratix III toestelle • Verbeter DSP Builder Run ModelSim opsie, wat jou nou toelaat om ModelSim te laat loop vir die topvlak-ontwerp of individuele submodules • Verander die generering van HDL in die toestelvlakgids (onder die gespesifiseerde teiken RTL-gids) eerder as in 'n hiërargie van dopgehou • Bygevoeg lees sein op bus koppelvlak • Bygevoeg duidelike poort op die EIEU • Verouderde 13 FFT-blokke • Bygevoeg nuwe ontwerp bvamples: — Avalon-ST-koppelvlak (invoer- en uitset-EIEU-buffer) met terugdruk — Avalon-ST-koppelvlak (uitset EIEU-buffer) met terugdruk - Wiskunde-funksies met vaste punte — Breuke vierkantswortel deur gebruik te maak van CORDIC - Normaliseerder - Parallelle FFT — Parallelle drywende punt FFT — Vierkantswortel met CORDIC — Skakelbare FFT/iFFT — Veranderlike grootte vastepunt-FFT — Vastepunt-FFT met veranderlike grootte sonder BitReverseCoreC-blok — Veranderlike grootte vaste-punt iFFT — Veranderlike grootte vaste-punt iFFT sonder BitReverseCoreC-blok — Veranderlike-grootte drywende-punt-FFT — Veranderlike-grootte drywende-punt-FFT sonder BitReverseCoreC-blok — Veranderlike-grootte drywende-punt iFFT — Veranderlike-grootte drywende-punt iFFT sonder BitReverseCoreC-blok • Nuwe blokke bygevoeg: — Geankerde vertraging — Geaktiveerde vertragingslyn — Geaktiveerde terugvoervertraging — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P en FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X en FFT64X — FFT2, FFT4, VFFT2 en VFFT4 — General Multitwiddle en General Twiddle (GeneralMultiTwiddle, GeneralTwiddle) — Hibriede FFT (Hybrid_FFT) — Parallelle Pyplyn FFT (PFFT_Pipe) — Gereed |
| 13.1 | November 2013 | • Verwyder ondersteuning vir die volgende toestelle:
— Arria GX — Sikloon II - HardCopy II, HardCopy III en HardCopy IV - Stratix, Stratix II, Stratix GX en Stratix II GX • Verbeterde ALU-vouvloei • Nuwe funksies by Wiskundeblok gevoeg. |
| voortgesit … | ||
| Weergawe | Datum | Beskrywing |
| • Simulink fi-blokopsie bygevoeg by Const-, DualMem- en LUT-blokke
• Bygevoeg nuwe ontwerp bvamples: - Veranderlike-presisie intydse FFT — Interpolerende FIR-filter met opdateringskoëffisiënte — Tydvertragende straalvormer • Nuwe blokke bygevoeg: — Geankerde vertraging — Polinoom — TwiddleAngle — TwiddleROM en TwiddleROMF — VariableBitReverse — VFFT |
||
| 13.0 | Mei 2013 | • Opgedateerde toestelblok met nuwe Toestelkieser-kieslys.
• Nuwe ModelPrim-blokke bygevoeg: — Konst Mult — Verdeel - MinMax - Negeer — Skalêre produk • Nege nuwe FFT-blokke bygevoeg • Tien nuwe FFT-demonstrasies bygevoeg |
| 12.1 | November 2012 | • Bygevoeg ALU vou funksie
• Bygevoeg verbeterde presisie drywende punt opsies • Het die volgende nuwe ModelPrim-blokke bygevoeg: — AddSub - AddSubFused - CmpCtrl — Wiskunde — Maksimum en Minimum - MinMaxCtrl — Ronde — Trig • Het die volgende nuwe FFT-blokke bygevoeg: - Edge Detect (EdgeDetect) - Puls Divider (Pulse Divider) — Puls Vermenigvuldiger (Pulse Vermenigvuldiger) — Bietjie-omgekeerde FFT met natuurlike uitset (FFT_BR_Natural) • Het die volgende nuwe FIR-ontwerp bygevoeg, bvamples: — Super-sampdie desimerende FIR-filter — Super-sampdie fraksionele FIR-filter • Bygevoeg die posisie, spoed, en stroom beheer vir AC motors (met ALU vou) ontwerp bvample |
Verwante inligting
DSP Builder Advanced Blockset Handbook
Stelselvereistes
- DSP Builder vir Intel FPGA's integreer met MathWorks MATLAB en Simulink gereedskap en met die Intel Quartus® Prime sagteware.
- Maak seker dat ten minste een weergawe van die MathWorks MATLAB en Simulink-nutsding op jou werkstasie beskikbaar is voordat jy DSP Builder vir Intel FPGA's installeer. Jy moet dieselfde weergawe van die Intel Quartus Prime-sagteware en DSP Builder vir Intel FPGA's gebruik. DSP Builder vir Intel FPGA's ondersteun slegs 64-bis weergawes van MATLAB.
- Vanaf v18.0 is DSP Builder vir Intel FPGA se gevorderde blokke beskikbaar vir Intel Quartus Prime Pro Edition en Intel Quartus Prime Standard Edition. DSP Builder vir Intel FPGA se standaardblokstel is slegs beskikbaar vir Intel Quartus Prime Standard Edition.
Tabel 2. DSP-bouer vir Intel FPGA's MATLAB-afhanklikhede
| Weergawe | MATLAB-ondersteunde weergawes | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| 22.4 | Nie beskikbaar nie | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Nie beskikbaar nie | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Nie beskikbaar nie | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Nie beskikbaar nie | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Nie beskikbaar nie | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Nie beskikbaar nie | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Nie beskikbaar nie | R2019a R2018b R2018a R2017b | |
| voortgesit … | |||
| Weergawe | MATLAB-ondersteunde weergawes | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| R2017a R2016b | |||
| 19.1 | Nie ondersteun nie | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Let wel:
Die DSP Builder vir Intel FPGA se gevorderde blokstel gebruik Simulink vastepunttipes vir alle bedrywighede en vereis gelisensieerde weergawes van Simulink Fixed Point. Intel beveel ook die DSP System Toolbox en die Communications System Toolbox aan, wat sommige ontwerp bvamples gebruik.
Verwante inligting
Intel sagteware installasie en lisensiëring.
DSP-bouer vir Intel® FPGA's vrystellingsnotas 9
Dokumente / Hulpbronne
 |
intel DSP Builder vir Intel FPGA's [pdf] Gebruikersgids DSP-bouer vir Intel FPGA's, Bouer vir Intel FPGA's, Intel FPGA's, FPGA's |