DSP Builder para Intel FPGA
Información do produto
O produto chámase DSP Builder para Intel FPGA. É unha ferramenta de software que permite aos usuarios deseñar e implementar algoritmos de procesamento de sinal dixital (DSP) en FPGA Intel. A ferramenta proporciona unha interface gráfica que se integra coa ferramenta MathWorks MATLAB e Simulink, o que permite aos usuarios deseñar sistemas DSP mediante un enfoque de diagrama de bloques. A ferramenta ten diferentes versións, sendo a última versión 22.4. O produto pasou por varias revisións, con cada revisión introducindo novas funcións, correccións de erros e melloras. A táboa do historial de revisións ofrece un resumo dos cambios realizados en cada versión. O produto ten dúas edicións de bloques: o conxunto de bloques estándar e o conxunto de bloques avanzado. O conxunto de bloques estándar está dispoñible para Intel Quartus Prime Standard Edition, mentres que o avanzado está dispoñible tanto para Intel Quartus Prime Pro Edition como para Intel Quartus Prime Standard Edition. O produto ten requisitos do sistema que deben cumprirse para unha instalación e un uso adecuados. Require polo menos unha versión da ferramenta MathWorks MATLAB e Simulink, con soporte para versións de 64 bits de MATLAB. A versión do software Intel Quartus Prime debe coincidir coa versión de DSP Builder para as FPGA Intel que se están utilizando. O conxunto de bloques avanzado usa tipos de punto fixo de Simulink para todas as operacións e require versións con licenza de Punto fixo de Simulink. Intel tamén recomenda a caixa de ferramentas do sistema DSP e a caixa de ferramentas do sistema de comunicacións para obter unha funcionalidade adicional.
Instrucións de uso do produto
- Asegúrese de ter unha versión compatible da ferramenta MathWorks MATLAB e Simulink instalada na súa estación de traballo. A ferramenta só admite versións de 64 bits de MATLAB.
- Asegúrese de ter instalada a versión adecuada do software Intel Quartus Prime. A versión debe coincidir coa versión de DSP Builder para Intel FPGA que está a usar.
- Inicie DSP Builder para Intel FPGA e abra a interface gráfica.
- Deseña o teu sistema DSP utilizando o enfoque de diagrama de bloques proporcionado pola ferramenta. Use os bloques e funcións dispoñibles para construír o algoritmo desexado.
- Adántachetage dos tipos de punto fixo de Simulink para todas as operacións do seu deseño. Asegúrese de ter as licenzas necesarias para Simulink Fixed Point.
- Se precisa funcionalidade adicional, considere o uso da caixa de ferramentas do sistema DSP e da caixa de ferramentas do sistema de comunicacións, que son recomendadas por Intel.
- Unha vez que o teu deseño estea completo, podes xerar o necesario files para programar un FPGA Intel.
Seguindo estas instrucións de uso, poderás deseñar e implementar algoritmos DSP de forma eficaz en FPGA Intel usando DSP Builder para FPGA Intel.
Notas de lanzamento de DSP Builder para Intel® FPGAs
Información relacionada
- Base de coñecemento
- Instalación de software e licenzas
Errata
Os erros son defectos funcionais ou erros que poden provocar que o produto se desvíe das especificacións publicadas. Os problemas de documentación inclúen erros, descricións pouco claras ou omisións das especificacións ou documentos de produtos publicados actuais.
Para obter información completa sobre erratas e as versións afectadas por erratas, consulte a páxina de Knowledge Base de Intel® websitio.
Información relacionada
Base de coñecemento
DSP Builder para Intel FPGAs Advanced Blockset Revision History
| Versión | Data | Descrición |
| 22.4 | 2022.12.12 | Engadido Matrix Multiply Engine Design Example. |
| 22.3 | 2022.09.30 | • Rendemento mellorado:
— DSP Builder agora usa o bloque FP DSP para FP16 e Bfloat16, redondeado correctamente, Engadir, Sub or Engadir Sub en dispositivos Intel Agilex — Proporcionou acceso a arquitecturas DSP pesadas e DSP lixeiras para o rexistro exponencial e natural no conxunto de bloques DSP Builder. — Mellorado o uso da lóxica FP FFT para dous formatos FP de menor precisión: FP16 e FP19. • Mellora da integración dos deseños de DSP Builder con outras IP en Platform Designer. — DSP Builder non desenrola senón que mantén xuntos vectores de sinais complexos (opcionalmente) como unha única entidade condutora. — Tamén pode asignar un rol personalizado ao conduto. DSP Builder asigna automaticamente varios condutos con nomes únicos prefixando a interface co nome do modelo de DSP Builder. • Mellorouse a configuración predeterminada do FFT bloques para minimizar os erros ao cambiar os parámetros FFT. • Opción proporcionada para restablecer o estado interno do ABETO bloquear durante un reinicio en quente. • Engadiuse unha biblioteca que contén os bloques Simulink que admiten os deseños de DSP Builder. |
| 22.2 | 2022.03.30 | Redución do número de iteracións internas CORDICO bloque para reducir o uso de recursos e aumentar a precisión. |
| continuou… | ||
| Versión | Data | Descrición |
| 22.1 | 2022.06.30 | • Engadido informes de latencia ao GPIO bloque (similar aos informes de latencia sobre o Canal IO
bloques). • Engadiuse un híbrido de costas VFFT bloque, que admite a transmisión continua de datos cando o tamaño da FFT cambia sen ter que limpar a canalización de FFT. • Engadido soporte para Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX en DSP Builder Advanced Pro. Debes compilar o RTL xerado coa edición Intel Quartus Std. • Estendeuse o mecanismo de control de acceso de lectura a SharedMems bloque • Empaquetado de bloques DSP mellorado mediante a conversión Engadir, Sub, e Mux a unha dinámica Engadir Sub bloque |
| 21.4 | 2021.12.30 | Engadido AXI4Stream Receiver e AXI4StreamTransmitter ao Transmisión en directo biblioteca |
| 21.3 | 2021.09.30 | • Engadida biblioteca DFT con DFT, ReorderBlock, e Reordenar e cambiar a escala bloques
• Engadido soporte para dispositivos Cyclone V • Engadíronse controis de acceso de lectura de asesoramento (RA) aos bloques de memoria DSP Builder • Engadiuse un conxunto de bloques FFT consecutivo simplificado • Capacidade engadida para instalar DSP Builder autónomo sen necesidade dunha instalación Intel Quartus Prime compatible coa versión |
| 21.1 | 2021.06.30 | • Engadido Máquina de estados finitos bloque e deseño example.
• Engadido soporte para a versión de MATLAB: R2020b |
| 20.1 | 2020.04.13 | Eliminouse o selector de dispositivo Parámetros do dispositivo panel. |
| 2019.09.01 | Engadido soporte para dispositivos Intel Agilex®. | |
| 19.1 | 2019.04.01 | • Engadido soporte para dous novos tipos de coma flotante float16_m7 (bfloat) e float19_m10.
• Engadida función de latencia dependente. • Engadiuse informes de nivel de recheo do buffer FIFO. |
| 18.1 | 2018.09.17 | • Engadida importación HDL.
• Engadidos modelos de software C++. |
| 18.0 | 2018.05.08 | • Engadido soporte para a minimización automática de reinicio dos deseños de DSP Builder. A minimización de reinicio determina o conxunto mínimo de rexistros nun deseño que requiren reinicio, mantendo a funcionalidade correcta do deseño. Reducir o número de rexistros que DSP Builder restablece pode mellorar a calidade dos resultados, é dicir, reducir a área e aumentar o Fmax.
• Engadido soporte para campos de bits ao SharedMem bloque. Estes campos proporcionan unha funcionalidade análoga ao soporte de campos de bits existente no RegField e RegOut bloques. • Engadido soporte beta para importación HDL, que incorpora deseños sintetizables VHDL ou Verilog HDL nun deseño DSP Builder. Despois podes cosimular o deseño importado con compoñentes de DSP Builder Simulink. A importación HDL inclúe unha interface de usuario mínima, pero require algunha configuración manual. Para utilizar esta función, necesitas unha licenza para a ferramenta MathWorks HDL Verifier. |
| 17.1 | 2017.11.06 | • Engadidos super-sample NCO deseño example.
• Engadiuse compatibilidade para dispositivos Intel Cyclone® 10 e Intel Stratix® 10. • Eliminadas instancias de Sinais bloque. • Opción WYSIWYG eliminada activada Información de síntese bloque. |
| 17.0 | 2017.05.05 | • Rebautizado como Intel
• Obsoleto Sinais bloque • Engadido deseño gaussiano e xerador de números aleatorios por exemploamples • Engadidos supers de tamaño variableampdeseño led FFT example • Engadido VFFT híbrido bloque • Engadido Xeral VTwiddle e XeralMultVTwiddle bloques |
| 16.1 | 2016.11.10 | • Engadiuse DUC e DDC de 4 canles e 2 antenas para o deseño de referencia LTE
• Engadiuse o bloque BFU_simple • Creáronse edicións Standard e Pro. Pro admite dispositivos Arria 10; Standard admite todas as demais familias. • Obsoleto o Sinais bloque • Engadiuse unha funcionalidade para configurar a configuración da interface Avalon-MM no menú DSP Builder |
| continuou… | ||
| Versión | Data | Descrición |
| 16.0 | 2016.05.02 | • Bibliotecas reorganizadas
• Resultados de dobrado mellorados en dispositivos MAX 10 • Engadido novo deseño examples: - Xerador de números aleatorios gaussianos — Conversión dixital ascendente e descendente de DUC_4C4T4R e DDC_4C4T4R LTE • Engadiuse unha nova estratexia de poda FFT: prune_to_widths() |
| 15.1 | 2015.11.11 | • Obsoleto Corre Quartus II e Executar Modelsim bloques
• Engadiuse soporte para cruzamento de reloxos • Engadidos filtros FIR reconfigurables • Interfaces de bus melloradas: — Mellora a comprobación e informes de erros - Mellora a precisión da simulación — Implementación da lóxica escrava de bus mellorada - Mellora o paso do reloxo • Cambiouse algunhas interfaces de Avalon-MM • Engadíronse novos bloques: — Captura de valores — Fanout — Pausa — Vectorfanout • Engadido IIR: punto fixo de taxa completa e IIR: demostracións de coma flotante a taxa completa • Engadido deseño de referencia de módem de transmisión e recepción |
| 15.0 | Maio 2015 | • Engadido soporte para a saída de SystemVerilog
• Engadida biblioteca de memorias externas • Engadido Memoria externa bloque • Engadido novo Permitir escribir nos dous portos parámetro a DualMem bloque • Parámetros modificados activados AvalonMMSlaveSettings bloque |
| 14.1 | Decembro 2014 | • Engadido soporte para bloques de punto flotante Arria 10
• Engadidos BusStimulus e BusStimulusFileDeseño de bloques lectores para rexistros mapeados en memoria example. • Engadiuse o bloque AvalonMMSlaveSettings e DSP Builder > Interfaces Avalon > Esclavo Avalon-MM opción de menú • Elimináronse os parámetros do bus dos bloques de Control e Sinal • Eliminouse o seguinte deseño examples: - Conversor de espazos de cor (Plegable para compartir recursos) — Filtro FIR de interpolación con coeficientes de actualización - Filtro FIR primitivo (plegamento para compartir recursos) - Single-Stage Filtro IIR (Plegable para compartir recursos) - Tres stage Filtro IIR (Plegable para compartir recursos) • Engadido soporte para o sistema en bucle • Engadíronse novos bloques: - Clasificación de coma flotante - Acumulación de multiplicación de coma flotante — Engadiuse a función de hipotenusa ao bloque matemático • Deseño engadido examples: - Conversor de espazo de cor - FIR complexo — CORDIC de Bloques Primitivos - Redución do factor de cresta - FIR plegable — Filtro de decimación de taxa enteira variable — Ordenación vectorial: secuencial e iterativa |
| continuou… | ||
| Versión | Data | Descrición |
| • Engadidos deseños de referencia:
- Redución do factor de cresta — RF directa con banco de probas sintetizables - Filtro de decimación dinámica — Filtro de decimación reconfigurable — Filtro de decimación de taxa enteira variable • Eliminouse o cartafol de uso compartido de recursos • Cartafol ALU actualizado |
||
| 14.0 | Xuño 2014 | • Engadido soporte para FPGA MAX 10.
• Eliminouse o soporte para os dispositivos Cyclone III e Stratix III • Mellorado DSP Builder Executar ModelSim opción, que agora che permite executar ModelSim para o deseño de nivel superior ou submódulos individuais • Cambiouse a xeración de HDL no directorio de nivel de dispositivo (baixo o directorio RTL de destino especificado) en lugar de nunha xerarquía de directorios • Engadido sinal de lectura na interface do bus • Engadido porto claro no FIFO • 13 bloques FFT obsoletos • Engadido novo deseño examples: — Interface Avalon-ST (Buffer FIFO de entrada e saída) con contrapresión — Interfaz Avalon-ST (Buffer FIFO de saída) con contrapresión — Funcións matemáticas de punto fixo — Raíz cadrada fraccionaria usando CORDIC - Normalizador - FFT paralela - FFT de coma flotante paralela — Raíz cadrada usando CORDIC — FFT/iFFT conmutable — FFT de punto fixo de tamaño variable — FFT de punto fixo de tamaño variable sen bloque BitReverseCoreC — iFFT de punto fixo de tamaño variable — iFFT de punto fixo de tamaño variable sen bloque BitReverseCoreC — FFT de coma flotante de tamaño variable — FFT de coma flotante de tamaño variable sen bloque BitReverseCoreC — iFFT de coma flotante de tamaño variable — iFFT de coma flotante de tamaño variable sen bloque BitReverseCoreC • Engadíronse novos bloques: - Retraso ancorado - Liña de atraso activada — Atraso de comentarios activado — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P e FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X e FFT64X — FFT2, FFT4, VFFT2 e VFFT4 — Multitwiddle xeral e Twiddle xeral (XeneralMultiTwiddle, GeneralTwiddle) — FFT híbrido (Hybrid_FFT) — FFT entubado en paralelo (PFFT_Pipe) — Listo |
| 13.1 | Novembro 2013 | • Eliminouse a compatibilidade cos seguintes dispositivos:
— Arria GX - Ciclón II — HardCopy II, HardCopy III e HardCopy IV — Stratix, Stratix II, Stratix GX e Stratix II GX • Fluxo de pregamento ALU mellorado • Engadíronse novas funcións ao bloque Math. |
| continuou… | ||
| Versión | Data | Descrición |
| • Engadiuse a opción de bloqueo Simulink fi aos bloques Const, DualMem e LUT
• Engadido novo deseño examples: — FFT en tempo real de precisión variable — Filtro FIR de interpolación con coeficientes de actualización - Formador de feixe con retardo de tempo • Engadíronse novos bloques: - Retraso ancorado - Polinomio - TwiddleAngle — TwiddleROM e TwiddleROMF — VariableBitReverse - VFFT |
||
| 13.0 | Maio 2013 | • Bloque de dispositivos actualizado co novo menú Selector de dispositivos.
• Engadíronse novos bloques ModelPrim: -Const Mult — Dividir - MinMáx - Negar - Produto escalar • Engadíronse nove novos bloques FFT • Engadíronse dez novas demostracións de FFT |
| 12.1 | Novembro 2012 | • Engadida función de dobramento ALU
• Engadíronse opcións de punto flotante de precisión mellorada • Engadíronse os seguintes novos bloques ModelPrim: - AddSub - EngadirSubFused — CmpCtrl - Matemáticas - Máximo e mínimo — MinMaxCtrl - Ronda - Trigo • Engadíronse os seguintes novos bloques FFT: - Detección de bordes (EdgeDetect) - Divisor de pulsos (PulseDivider) - Multiplicador de pulsos (PulseMultiplier) — FFT inverso de bits con saída natural (FFT_BR_Natural) • Engadiuse o seguinte novo deseño FIR examples: - Súper-sampo filtro FIR decimante - Súper-sampo filtro FIR fraccional • Engadiuse o control de posición, velocidade e corrente para motores de CA (con plegado ALU) por exemploample |
Información relacionada
Manual de bloques avanzados de DSP Builder
Requisitos do sistema
- DSP Builder para Intel FPGA intégrase coas ferramentas MathWorks MATLAB e Simulink e co software Intel Quartus® Prime.
- Asegúrese de que polo menos unha versión da ferramenta MathWorks MATLAB e Simulink estea dispoñible na súa estación de traballo antes de instalar DSP Builder para Intel FPGA. Debería utilizar a mesma versión do software Intel Quartus Prime e do DSP Builder para Intel FPGA. DSP Builder para Intel FPGA só admite versións de 64 bits de MATLAB.
- Desde a versión 18.0, o conxunto de bloques avanzados DSP Builder para Intel FPGA está dispoñible para Intel Quartus Prime Pro Edition e Intel Quartus Prime Standard Edition. DSP Builder para o conxunto de bloques estándar Intel FPGA só está dispoñible para Intel Quartus Prime Standard Edition.
Táboa 2. DSP Builder para Intel FPGA Dependencias de MATLAB
| Versión | Versións compatibles con MATLAB | ||
| Bloque estándar de DSP Builder | DSP Builder Advanced Blockset | ||
| Edición estándar Intel Quartus Prime | Intel Quartus Prime Pro Edition | ||
| 22.4 | Non dispoñible | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Non dispoñible | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Non dispoñible | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Non dispoñible | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Non dispoñible | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Non dispoñible | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Non dispoñible | R2019a R2018b R2018a R2017b | |
| continuou… | |||
| Versión | Versións compatibles con MATLAB | ||
| Bloque estándar de DSP Builder | DSP Builder Advanced Blockset | ||
| Edición estándar Intel Quartus Prime | Intel Quartus Prime Pro Edition | ||
| R2017a R2016b | |||
| 19.1 | Non é compatible | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Nota:
O conxunto de bloques avanzado DSP Builder para Intel FPGAs usa tipos de punto fixo de Simulink para todas as operacións e require versións con licenza de Simulink Fixed Point. Intel tamén recomenda a caixa de ferramentas do sistema DSP e a caixa de ferramentas do sistema de comunicacións, que algúns deseñan por exemploampos uso.
Información relacionada
Instalación e licenza de software Intel.
DSP Builder para Intel® FPGAs Notas de lanzamento 9
Documentos/Recursos
 |
Intel DSP Builder para Intel FPGA [pdfGuía do usuario Creador de DSP para FPGA Intel, Creador de FPGA Intel, FPGA Intel, FPGA |