DSP Builder za Intel FPGA
Informacije o proizvodu
Proizvod se zove DSP Builder za Intel FPGA. To je softverski alat koji omogućava korisnicima da dizajniraju i implementiraju algoritme za digitalnu obradu signala (DSP) na Intel FPGA. Alat pruža grafički interfejs koji se integriše sa MathWorks MATLAB i Simulink alatom, omogućavajući korisnicima da dizajniraju DSP sisteme koristeći pristup blok dijagramu. Alat ima različite verzije, a najnovija verzija je 22.4. Proizvod je prošao kroz nekoliko revizija, pri čemu je svaka revizija uvela nove karakteristike, ispravke grešaka i poboljšanja. Tabela historije revizija daje sažetak promjena napravljenih u svakoj verziji. Proizvod ima dva blockset izdanja: standardni blockset i napredni blockset. Standardni blockset je dostupan za Intel Quartus Prime Standard Edition, dok je napredni blockset dostupan za Intel Quartus Prime Pro Edition i Intel Quartus Prime Standard Edition. Proizvod ima sistemske zahtjeve koje je potrebno ispuniti za pravilnu instalaciju i korištenje. Zahtijeva najmanje jednu verziju MathWorks MATLAB-a i Simulink alata, sa podrškom za 64-bitne verzije MATLAB-a. Verzija softvera Intel Quartus Prime trebala bi odgovarati verziji DSP Builder-a za Intel FPGA koji se koristi. Napredni skup blokova koristi Simulink tipove fiksne tačke za sve operacije i zahteva licencirane verzije Simulink fiksne tačke. Intel takođe preporučuje DSP System Toolbox i Communications System Toolbox za dodatnu funkcionalnost.
Upute za upotrebu proizvoda
- Osigurajte da imate kompatibilnu verziju MathWorks MATLAB i Simulink alata instaliranu na vašoj radnoj stanici. Alat podržava samo 64-bitne verzije MATLAB-a.
- Proverite da li imate instaliranu odgovarajuću verziju softvera Intel Quartus Prime. Verzija bi trebala odgovarati verziji DSP Builder-a za Intel FPGA koje koristite.
- Pokrenite DSP Builder za Intel FPGA i otvorite grafički interfejs.
- Dizajnirajte svoj DSP sistem koristeći pristup blok dijagramu koji pruža alat. Koristite dostupne blokove i karakteristike da konstruišete svoj željeni algoritam.
- Take advantage od Simulink tipova fiksne tačke za sve operacije u vašem dizajnu. Osigurajte da imate potrebne licence za Simulink Fixed Point.
- Ako vam je potrebna dodatna funkcionalnost, razmislite o korišćenju DSP System Toolbox-a i Communications System Toolbox-a, koje preporučuje Intel.
- Kada je vaš dizajn gotov, možete generirati potrebne files za programiranje Intel FPGA.
Prateći ova uputstva za upotrebu, moći ćete da efikasno dizajnirate i implementirate DSP algoritme na Intel FPGA koristeći DSP Builder za Intel FPGA.
DSP Builder za Intel® FPGAs Napomene o izdanju
Povezane informacije
- Baza znanja
- Instalacija softvera i licenciranje
Greška
Greške su funkcionalni nedostaci ili greške koje mogu uzrokovati odstupanje proizvoda od objavljenih specifikacija. Problemi s dokumentacijom uključuju greške, nejasne opise ili propuste iz trenutno objavljenih specifikacija ili dokumenata proizvoda.
Za potpune informacije o greškama i verzijama na koje greške utiču, pogledajte stranicu baze znanja Intel® website.
Povezane informacije
Baza znanja
DSP Builder za Intel FPGAs Advanced Blockset Revizija Istorija
| Verzija | Datum | Opis |
| 22.4 | 2022.12.12 | Dodatni dizajn matričnog višestrukog motora Example. |
| 22.3 | 2022.09.30 | • Poboljšane performanse:
— DSP Builder sada koristi FP DSP blok za FP16 i Bfloat16, ispravno zaokružen, Dodaj, Sub or AddSub na Intel Agilex uređajima — Omogućen pristup DSP teškoj i DSP lakoj arhitekturi za eksponencijalni i prirodni log u bloksetu DSP Builder-a. — poboljšana upotreba FP FFT logike za dva FP formata manje preciznosti: FP16 i FP19. • Poboljšana integracija dizajna DSP Builder-a sa drugim IP-ovima u Platform Designer-u. — DSP Builder se ne odmotava već drži zajedno vektore (opciono) složenih signala kao jedan provodni entitet. — Također možete dodijeliti prilagođenu ulogu kanalu. DSP Builder automatski dodeljuje više vodova sa jedinstvenim imenima tako što se interfejsu stavlja prefiks sa imenom modela DSP Builder. • Poboljšana podrazumevana konfiguracija FFT blokova kako bi se minimizirale greške pri promjeni FFT parametara. • Obezbeđena opcija za resetovanje unutrašnjeg stanja uređaja FIR blokirati tokom toplog resetovanja. • Dodata biblioteka koja sadrži Simulink blokove koje podržava DSP Builder dizajn. |
| 22.2 | 2022.03.30 | Smanjen broj internih iteracija CORDIC blok za smanjenje upotrebe resursa i povećanje preciznosti. |
| nastavak… | ||
| Verzija | Datum | Opis |
| 22.1 | 2022.06.30 | • Dodato izvještavanje o kašnjenju u GPIO blok (slično izvještavanju o kašnjenju na Channel IO
blokovi). • Dodano hibridno leđa uz leđa VFFT blok, koji podržava kontinuirano strujanje podataka kada se veličina FFT-a promijeni bez potrebe za ispiranjem FFT cjevovoda. • Dodata podrška za Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX u DSP Builder Advanced Pro. Morate kompajlirati generirani RTL sa Intel Quartus Std izdanjem. • Proširen mehanizam kontrole pristupa čitanju na SharedMems blok • Poboljšano pakovanje DSP blokova konverzijom Dodaj, Sub, i Mux na dinamiku AddSub blok |
| 21.4 | 2021.12.30 | Dodano AXI4StreamReceiver i AXI4StreamTransmitter to the Streaming biblioteka |
| 21.3 | 2021.09.30 | • Dodata DFT biblioteka sa DFT, ReorderBlock, i ReorderAndRescale blokova
• Dodata podrška za Cyclone V uređaje • Dodate kontrole pristupa za čitanje (RA) za DSP Builder memorijske blokove • Dodan je pojednostavljeni back-to-back FFT blok-set • Dodata mogućnost samostalnog instaliranja DSP Builder-a bez potrebe za instalacijom Intel Quartus Prime kompatibilne verzije |
| 21.1 | 2021.06.30 | • Dodato Konačna mašina blok i dizajn prample.
• Dodata podrška za MATLAB verziju: R2020b |
| 20.1 | 2020.04.13 | Uklonjen birač uređaja Parametri uređaja panel. |
| 2019.09.01 | Dodata podrška za Intel Agilex® uređaje. | |
| 19.1 | 2019.04.01 | • Dodata podrška za dva nova tipa s pomičnim zarezom float16_m7 (bfloat) i float19_m10.
• Dodata funkcija zavisne latencije. • Dodato izvještavanje o nivou punjenja FIFO bafera. |
| 18.1 | 2018.09.17 | • Dodan HDL uvoz.
• Dodati C++ softverski modeli. |
| 18.0 | 2018.05.08 | • Dodata podrška za minimiziranje automatskog resetovanja DSP Builder dizajna. Minimizacija resetovanja određuje minimalni skup registara u dizajnu koji zahtevaju resetovanje, uz zadržavanje ispravne funkcionalnosti dizajna. Smanjenje broja registara koje DSP Builder resetuje može dati poboljšani kvalitet rezultata tj. smanjenu površinu i povećanje Fmax.
• Dodata podrška za bitna polja SharedMem blok. Ova polja pružaju analognu funkcionalnost postojećoj podršci za bitna polja u RegField i RegOut blokovi. • Dodata beta podrška za HDL uvoz, koja uključuje VHDL ili Verilog HDL sintetizirane dizajne u DSP Builder dizajn. Zatim možete kosimulirati uvezeni dizajn sa DSP Builder Simulink komponentama. Uvoz HDL-a uključuje minimalno korisničko sučelje, ali zahtijeva neko ručno podešavanje. Da biste koristili ovu funkciju, potrebna vam je licenca za MathWorks HDL Verifier alat. |
| 17.1 | 2017.11.06 | • Dodati super-sample NCO design example.
• Dodata podrška za Intel Cyclone® 10 i Intel Stratix® 10 uređaje. • Uklonjene instance Signali blok. • Izbrisana opcija WYSIWYG uključena SynthesisInfo blok. |
| 17.0 | 2017.05.05 | • Rebrendiran u Intel
• Zastarjelo Signali blok • Dodan dizajn Gaussian i Random Number Generator examples • Dodati supers promenljive veličineampled FFT dizajn example • Dodato HybridVFFT blok • Dodato GeneralVTwiddle i GeneralMultVTwiddle blokova |
| 16.1 | 2016.11.10 | • Dodati 4-kanalni DUC i DDC sa 2 antene za LTE referentni dizajn
• Dodan blok BFU_simple • Kreirano Standardno i Pro izdanje. Pro podržava Arria 10 uređaje; Standard podržava sve ostale porodice. • Zastarjeli Signali blok • Dodata funkcionalnost za podešavanje postavki interfejsa Avalon-MM u meniju DSP Builder |
| nastavak… | ||
| Verzija | Datum | Opis |
| 16.0 | 2016.05.02 | • Reorganizovane biblioteke
• Poboljšani rezultati savijanja na MAX 10 uređaja • Dodan novi dizajn npramples: — Gausov generator slučajnih brojeva — DUC_4C4T4R i DDC_4C4T4R LTE digitalna konverzija naviše i naniže • Dodata nova strategija FFT rezanja: prune_to_widths() |
| 15.1 | 2015.11.11 | • Zastarjelo Run Quartus II i Pokreni Modelsim blokova
• Dodata podrška za prelazak sata • Dodati rekonfigurabilni FIR filteri • Poboljšani interfejs sabirnice: — Poboljšana provjera grešaka i izvještavanje — Poboljšana tačnost simulacije — Poboljšana implementacija bus slave logike — Poboljšano ukrštanje sata • Promijenjena su neka Avalon-MM interfejsa • Dodati novi blokovi: — Capture Values — Fanout — Pauza — Vectorfanout • Dodano IIR: puna brzina s fiksnim zarezom i IIR: demo s pomičnim zarezom pune stope • Dodan referentni dizajn modema za prijenos i prijem |
| 15.0 | maja 2015 | • Dodata podrška za SystemVerilog izlaz
• Dodata biblioteka eksternih memorija • Dodato Eksterna memorija blok • Dodato novo Dozvoli pisanje na oba porta parametar za DualMem blok • Promijenjeni parametri uključeni AvalonMMSlaveSettings blok |
| 14.1 | decembar 2014 | • Dodata podrška za Arria 10 blokove tvrdog plutajućeg zareza
• Dodati BusStimulus i BusStimulusFileDizajn blokova čitača u memorijsko mapirane registre prample. • Dodan blok AvalonMMSlaveSettings i DSP Builder > Avalon interfejsi > Avalon-MM slave opcija menija • Uklonjeni parametri sabirnice iz upravljačkih i signalnih blokova • Uklonjen je sljedeći dizajn npramples: — Konverter prostora boja (preklapanje resursa za dijeljenje) — Interpolirajući FIR filter s ažuriranjem koeficijenata — Primitivni FIR filter (preklapanje dijeljenja resursa) — Single-Stage IIR filter (preklapanje dijeljenja resursa) — Tri-stage IIR filter (preklapanje dijeljenja resursa) • Dodata podrška za sistem u petlji • Dodati novi blokovi: — Klasifikator s pomičnim zarezom — Akumuliranje množenja s pomičnim zarezom — Dodata funkcija hipotenuze u matematički blok • Dodan dizajn npramples: — Konvertor prostora boja — Kompleks FIR — CORDIC iz Primitivnih blokova — Smanjenje krest faktora — Sklopivi FIR — Filter decimacije varijabilnog integer rate — Vektorsko sortiranje – sekvencijalno i iterativno |
| nastavak… | ||
| Verzija | Datum | Opis |
| • Dodati referentni dizajni:
— Smanjenje krest faktora — Direktni RF sa Synthesizable Testbench — Filter dinamičkog decimiranja — Rekonfigurabilni filter decimacije — Filter decimacije varijabilnog integer rate • Uklonjen folder za deljenje resursa • Ažuriran ALU folder |
||
| 14.0 | juna 2014 | • Dodata podrška za MAX 10 FPGA.
• Uklonjena podrška za Cyclone III i Stratix III uređaje • Poboljšano DSP Builder Run ModelSim opcija, koja vam sada omogućava da pokrenete ModelSim za dizajn najviše razine ili pojedinačne podmodule • Promijenjeno generiranje HDL-a u direktorij na razini uređaja (u okviru specificiranog ciljnog RTL direktorija) umjesto u hijerarhiji direktorija • Dodan signal čitanja na bus interfejsu • Dodan čisti port na FIFO • Zastarelo 13 FFT blokova • Dodan novi dizajn npramples: — Avalon-ST interfejs (ulazni i izlazni FIFO bafer) sa povratnim pritiskom — Avalon-ST sučelje (izlazni FIFO bafer) sa protupritiskom — Matematičke funkcije fiksne točke — Razlomak kvadratnog korijena koristeći CORDIC — Normalizator — Paralelni FFT — Paralelni FFT s pomičnim zarezom — Kvadratni korijen koristeći CORDIC — Preklopni FFT/iFFT — FFT sa fiksnom tačkom promenljive veličine — FFT sa fiksnom tačkom promenljive veličine bez BitReverseCoreC bloka — iFFT fiksne tačke promenljive veličine — iFFT fiksne tačke promenljive veličine bez BitReverseCoreC bloka — FFT s pomičnim zarezom promjenjive veličine — FFT s pomičnim zarezom promjenljive veličine bez BitReverseCoreC bloka — iFFT s pomičnim zarezom promjenljive veličine — iFFT s pomičnim zarezom promjenljive veličine bez BitReverseCoreC bloka • Dodati novi blokovi: — Usidreno kašnjenje — Omogućena linija odlaganja — Omogućeno kašnjenje povratne informacije — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P i FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X i FFT64X — FFT2, FFT4, VFFT2 i VFFT4 — General Multitwiddle i General Twiddle (GeneralMultiTwiddle, GeneralTwiddle) — Hibridni FFT (Hybrid_FFT) — Paralelno cevovodni FFT (PFFT_Pipe) — Spreman |
| 13.1 | novembar 2013 | • Uklonjena podrška za sljedeće uređaje:
— Arria GX — Ciklon II — HardCopy II, HardCopy III i HardCopy IV — Stratix, Stratix II, Stratix GX i Stratix II GX • Poboljšan ALU preklopni protok • Dodane nove funkcije u blok matematike. |
| nastavak… | ||
| Verzija | Datum | Opis |
| • Dodata opcija Simulink fi bloka za Const, DualMem i LUT blokove
• Dodan novi dizajn npramples: — FFT u realnom vremenu promjenjive preciznosti — Interpolirajući FIR filter s ažuriranim koeficijentima — Time-dey beamformer • Dodati novi blokovi: — Usidreno kašnjenje — Polinom — TwiddleAngle — TwiddleROM i TwiddleROMF — VariableBitReverse — VFFT |
||
| 13.0 | maja 2013 | • Ažuriran blok uređaja sa novim menijem Device Selector.
• Dodani novi blokovi ModelPrim: — Const Mult — Podijelite — MinMax — Negirati — Skalarni proizvod • Dodano devet novih FFT blokova • Dodano deset novih FFT demonstracija |
| 12.1 | novembar 2012 | • Dodata ALU funkcija preklapanja
• Dodane su poboljšane precizne opcije s pomičnim zarezom • Dodani su sljedeći novi blokovi ModelPrim: — AddSub — AddSubFused — CmpCtrl — Math — Maksimum i minimum — MinMaxCtrl — Okrugli — Trig • Dodani su sljedeći novi FFT blokovi: — Otkrivanje ivica (EdgeDetect) — Razdjelnik pulsa (PulseDivider) — Multiplikator pulsa (PulseMultiplier) — Bit-Reverse FFT sa prirodnim izlazom (FFT_BR_Natural) • Dodan je sljedeći novi FIR dizajn npramples: — Super-sampdecimalni FIR filter — Super-sample frakcioni FIR filter • Dodata kontrola položaja, brzine i struje za AC motore (sa ALU sklopivim) dizajnom nprample |
Povezane informacije
DSP Builder Advanced Blockset Handbook
Sistemski zahtjevi
- DSP Builder za Intel FPGA se integriše sa MathWorks MATLAB i Simulink alatima i sa Intel Quartus® Prime softverom.
- Uverite se da je bar jedna verzija MathWorks MATLAB i Simulink alata dostupna na vašoj radnoj stanici pre nego što instalirate DSP Builder za Intel FPGA. Trebali biste koristiti istu verziju softvera Intel Quartus Prime i DSP Builder za Intel FPGA. DSP Builder za Intel FPGA podržava samo 64-bitne verzije MATLAB-a.
- Od v18.0, DSP Builder za Intel FPGA napredni blockset dostupan je za Intel Quartus Prime Pro Edition i Intel Quartus Prime Standard Edition. DSP Builder za standardne blokove Intel FPGA je dostupan samo za Intel Quartus Prime Standard Edition.
Tabela 2. DSP Builder za Intel FPGA MATLAB zavisnosti
| Verzija | MATLAB podržane verzije | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| 22.4 | Nije dostupno | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Nije dostupno | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Nije dostupno | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Nije dostupno | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Nije dostupno | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Nije dostupno | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Nije dostupno | R2019a R2018b R2018a R2017b | |
| nastavak… | |||
| Verzija | MATLAB podržane verzije | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| R2017a R2016b | |||
| 19.1 | Nije podržano | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Napomena:
DSP Builder za Intel FPGA napredni skup blokova koristi Simulink tipove fiksne tačke za sve operacije i zahteva licencirane verzije Simulink fiksne tačke. Intel takođe preporučuje DSP System Toolbox i Communications System Toolbox, koje neki dizajniraju npramples use.
Povezane informacije
Instalacija i licenciranje Intel softvera.
DSP Builder za Intel® FPGA Napomene o izdanju 9
Dokumenti / Resursi
 |
intel DSP Builder za Intel FPGA [pdf] Korisnički priručnik DSP Builder za Intel FPGA, Builder za Intel FPGA, Intel FPGA, FPGA |