DSP Builder għal Intel FPGAs
Informazzjoni dwar il-Prodott
Il-prodott jissejjaħ DSP Builder għal Intel FPGAs. Hija għodda tas-software li tippermetti lill-utenti jiddisinjaw u jimplimentaw algoritmi tal-ipproċessar tas-sinjali diġitali (DSP) fuq Intel FPGAs. L-għodda tipprovdi interface grafika li tintegra mal-għodda MathWorks MATLAB u Simulink, li tippermetti lill-utenti jiddisinjaw sistemi DSP billi jużaw approċċ ta 'dijagramma blokk. L-għodda għandha verżjonijiet differenti, bl-aħħar verżjoni tkun 22.4. Il-prodott għadda minn diversi reviżjonijiet, b'kull reviżjoni tintroduċi karatteristiċi ġodda, bug fixes, u titjib. It-tabella tal-istorja tar-reviżjoni tipprovdi sommarju tal-bidliet li saru f'kull verżjoni. Il-prodott għandu żewġ edizzjonijiet ta 'blockset: il-blokset standard u l-blokset avvanzat. Il-blokk standard huwa disponibbli għall-Intel Quartus Prime Standard Edition, filwaqt li l-blokset avvanzat huwa disponibbli kemm għall-Intel Quartus Prime Pro Edition kif ukoll għall-Intel Quartus Prime Standard Edition. Il-prodott għandu rekwiżiti tas-sistema li jeħtieġ li jiġu sodisfatti għal installazzjoni u użu xieraq. Hija teħtieġ mill-inqas verżjoni waħda ta 'The MathWorks MATLAB u għodda Simulink, b'appoġġ għal verżjonijiet 64-bit ta' MATLAB. Il-verżjoni tas-softwer Intel Quartus Prime għandha taqbel mal-verżjoni tad-DSP Builder għall-Intel FPGAs li qed jintużaw. Il-blockset avvanzat juża tipi ta' punt fiss ta' Simulink għall-operazzjonijiet kollha u jeħtieġ verżjonijiet liċenzjati ta' Simulink Fixed Point. Intel jirrakkomanda wkoll il-Kaxxa tal-Għodda tas-Sistema DSP u l-Kaxxa tal-Għodda tas-Sistema tal-Komunikazzjoni għal funzjonalità addizzjonali.
Istruzzjonijiet għall-Użu tal-Prodott
- Kun żgur li għandek verżjoni kompatibbli tal-għodda MathWorks MATLAB u Simulink installata fuq l-istazzjon tax-xogħol tiegħek. L-għodda tappoġġja biss verżjonijiet 64-bit ta 'MATLAB.
- Kun żgur li għandek installata l-verżjoni xierqa tas-softwer Intel Quartus Prime. Il-verżjoni għandha taqbel mal-verżjoni ta' DSP Builder għal Intel FPGAs li qed tuża.
- Tnedija DSP Builder għal Intel FPGAs u tiftaħ l-interface grafika.
- Iddisinja s-sistema DSP tiegħek billi tuża l-approċċ tad-dijagramma blokk ipprovdut mill-għodda. Uża l-blokki u l-karatteristiċi disponibbli biex tibni l-algoritmu mixtieq tiegħek.
- Ħu bil-quddiemtage tat-tipi ta' punt fiss ta' Simulink għall-operazzjonijiet kollha fid-disinn tiegħek. Kun żgur li għandek il-liċenzji meħtieġa għal Simulink Fixed Point.
- Jekk teħtieġ funzjonalità addizzjonali, ikkunsidra li tuża l-Kaxxa tal-Għodda tas-Sistema DSP u l-Kaxxa tal-Għodda tas-Sistema tal-Komunikazzjoni, li huma rakkomandati minn Intel.
- Ladarba d-disinn tiegħek ikun lest, tista 'tiġġenera dak meħtieġ files għall-ipprogrammar ta 'Intel FPGA.
Billi ssegwi dawn l-istruzzjonijiet għall-użu, tkun tista' tiddisinja u timplimenta b'mod effettiv algoritmi DSP fuq Intel FPGAs billi tuża DSP Builder għal Intel FPGAs.
DSP Builder għal Noti ta' Rilaxx ta' Intel® FPGAs
Informazzjoni Relatata
- Bażi ta' Għarfien
- Installazzjoni ta' Software u Liċenzjar
Marka ħażina
L-errata huma difetti jew żbalji funzjonali, li jistgħu jikkawżaw li l-prodott jiddevja mill-ispeċifikazzjonijiet ippubblikati. Kwistjonijiet ta' dokumentazzjoni jinkludu żbalji, deskrizzjonijiet mhux ċari, jew ommissjonijiet minn speċifikazzjonijiet kurrenti ppubblikati jew dokumenti tal-prodott.
Għal informazzjoni sħiħa dwar l-errata u l-verżjonijiet affettwati mill-errata, irreferi għall-paġna Knowledge Base tal-Intel® websit.
Informazzjoni Relatata
Bażi ta' Għarfien
DSP Builder għall-Istorja ta 'Reviżjoni Avvanzata ta' Blockset Intel FPGAs
| Verżjoni | Data | Deskrizzjoni |
| 22.4 | 2022.12.12 | Miżjud Matrix Multiply Engine Design Example. |
| 22.3 | 2022.09.30 | • Prestazzjoni mtejba:
— DSP Builder issa juża l-blokk FP DSP għal FP16 u Bfloat16, imqarreb b'mod korrett, Żid, Sub or ŻidSub fuq apparat Intel Agilex — Ipprovda aċċess għal arkitetturi DSP tqal u DSP ħfief għal log esponenzjali u naturali fil-blokk DSP Builder. — użu mtejjeb tal-loġika FP FFT għal żewġ formati FP ta' preċiżjoni aktar baxxa: FP16 u FP19. • Integrazzjoni mtejba tad-disinji tad-DSP Builder ma 'IP oħra f'Platform Designer. — DSP Builder ma jiżvolġix iżda jżomm flimkien vettori ta' sinjali kumplessi (b'għażla) bħala entità kondjuwit waħda. — Tista 'wkoll tassenja rwol personalizzat lill-kondjuwit. DSP Builder awtomatikament jassenja kondjuwits multipli b'ismijiet uniċi billi jipprefissa l-interface bl-isem tal-mudell DSP Builder. • Imtejba l-konfigurazzjoni default tal- FFT blokki biex jimminimizzaw l-iżbalji meta jinbidlu l-parametri FFT. • Għażla pprovduta biex tirrisettja l-istat intern tal- FIR blokk waqt reset sħun. • Żiedet librerija li fiha l-blokki Simulink li jappoġġaw id-disinji tad-DSP Builder. |
| 22.2 | 2022.03.30 | Għadd imnaqqas ta' iterazzjoni interna KORDIKA blokk biex jitnaqqas l-użu tar-riżorsi u tiżdied il-preċiżjoni. |
| kompla... | ||
| Verżjoni | Data | Deskrizzjoni |
| 22.1 | 2022.06.30 | • Miżjud latency rappurtar għall- GPIO blokk (simili għar-rappurtar tal-latency fuq il- Kanal IO
blokki). • Miżjud ibridu back-to-back VFFT blokka, li tappoġġja streaming kontinwu ta 'dejta meta d-daqs tal-FFT jinbidel mingħajr ma jkun hemm għalfejn laħlaħ il-pipeline tal-FFT. • Miżjud appoġġ għal Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E + GX f'DSP Builder Advanced Pro. Int trid tiġbor l-RTL iġġenerat bl-edizzjoni Intel Quartus Std. • Estenda l-mekkaniżmu tal-kontroll tal-aċċess għall-qari għal SharedMems blokk • Imtejjeb l-ippakkjar tal-blokk DSP billi jikkonverti Żid, Sub, u Mux għal dinamika ŻidSub blokk |
| 21.4 | 2021.12.30 | Miżjud AXI4StreamReceiver u AXI4StreamTransmitter lill- Streaming librerija |
| 21.3 | 2021.09.30 | • Miżjud DFT Librerija ma DFT, ReorderBlock, u ReorderAndRescale blokki
• Miżjud appoġġ għall-apparati Cyclone V • Miżjud kontrolli konsultattivi tal-aċċess għall-qari (RA) għall-blokki tal-memorja DSP Builder • Żieda blokk FFT back-to-back simplifikat • Kapaċità miżjuda biex tinstalla DSP Builder waħdu mingħajr ma tkun teħtieġ installazzjoni Intel Quartus Prime kompatibbli mal-verżjoni |
| 21.1 | 2021.06.30 | • Miżjud Magni tal-Istat Finit blokk u disinn example.
• Appoġġ miżjud għall-verżjoni MATLAB: R2020b |
| 20.1 | 2020.04.13 | Imneħħi s-selettur tal-apparat ġewwa Parametri tal-Apparat panel. |
| 2019.09.01 | Appoġġ miżjud għall-apparati Intel Agilex®. | |
| 19.1 | 2019.04.01 | • Miżjud appoġġ għal żewġ tipi floating-point ġodda float16_m7 (bfloat) u float19_m10.
• Miżjud karatteristika latency dipendenti. • Miżjud rappurtar tal-livell tal-mili tal-buffer FIFO. |
| 18.1 | 2018.09.17 | • Miżjud importazzjoni HDL.
• Miżjud mudelli tas-softwer C++. |
| 18.0 | 2018.05.08 | • Miżjud appoġġ għall-minimizzazzjoni awtomatika ta 'reset ta' disinji DSP Builder. Ir-reset minimizzazzjoni tiddetermina s-sett minimu ta 'reġistri f'disinn li jeħtieġu reset, filwaqt li jżommu l-funzjonalità korretta tad-disinn. It-tnaqqis tan-numru ta' reġistri li DSP Builder jerġa' jissettja jista' jagħti kwalità tar-riżultati mtejba jiġifieri żona mnaqqsa u Fmax miżjuda.
• Appoġġ miżjud għall-oqsma tal-bit għall- SharedMem blokk. Dawn l-oqsma jipprovdu funzjonalità analoga għall-appoġġ tal-qasam tal-bit eżistenti fil- RegField u RegOut blokki. • Miżjud appoġġ beta għall-importazzjoni HDL, li jinkorpora disinji sintetizzati VHDL jew Verilog HDL f'disinn DSP Builder. Imbagħad tista' tikkosimula d-disinn importat b'komponenti DSP Builder Simulink. L-importazzjoni HDL tinkludi interface tal-utent minimu, iżda teħtieġ xi setup manwali. Biex tuża din il-karatteristika, għandek bżonn liċenzja għall-għodda MathWorks HDL Verifier. |
| 17.1 | 2017.11.06 | • Miżjud super-sample NCO disinn example.
• Appoġġ miżjud għall-apparati Intel Cyclone® 10 u Intel Stratix® 10. • Neħħew każijiet ta' Sinjali blokk. • Imħassar għażla WYSIWYG fuq SynthesisInfo blokk. |
| 17.0 | 2017.05.05 | • Rebranded bħala Intel
• Deprecated Sinjali blokk • Żieda disinn Gaussian u Random Number Generator examples • Miżjud supers ta 'daqs varjabbliampmmexxija FFT disinn example • Miżjud HybridVFFT blokk • Miżjud ĠeneraliVTwiddle u GeneralMultVTwiddle blokki |
| 16.1 | 2016.11.10 | • Miżjud 4-kanali 2-antenna DUC u DDC għal disinn ta 'referenza LTE
• Miżjud BFU_simple blokk • Ħoloq edizzjonijiet Standard u Pro. Pro jappoġġja apparati Arria 10; Standard jappoġġja l-familji l-oħra kollha. • Deprecated l- Sinjali blokk • Funzjonalità miżjuda għall-issettjar tas-settings tal-interface Avalon-MM fil-menu DSP Builder |
| kompla... | ||
| Verżjoni | Data | Deskrizzjoni |
| 16.0 | 2016.05.02 | • Libreriji riorganizzati
• Riżultati mtejba tat-tiwi fuq apparati MAX 10 • Miżjud disinn ġdid examples: — Ġeneratur ta' Numri Random Gaussian — DUC_4C4T4R u DDC_4C4T4R LTE konverżjoni diġitali 'l fuq u 'l isfel • Miżjud strateġija ġdida taż-żbir FFT: prune_to_widths() |
| 15.1 | 2015.11.11 | • Deprecated Mexxi Quartus II u Mexxi Modelsim blokki
• Miżjud appoġġ qsim arloġġ • Miżjud filtri FIR konfigurabbli mill-ġdid • Interfaces tal-karozzi tal-linja mtejba: — Iċċekkjar u rappurtar tal-iżbalji mtejba — Preċiżjoni mtejba tas-simulazzjoni — Implimentazzjoni mtejba tal-loġika tal-iskjavi tal-linja — Qsim imtejjeb tal-arloġġ • Bidlu xi interfaces Avalon-MM • Żiedu blokki ġodda: — Qbid Valuri — Fanout — Waqfa — Vectorfanout • Miżjud IIR: punt fiss b'rata sħiħa u IIR: demos b'rata sħiħa b'punt li jvarja • Miżjud jittrasmettu u jirċievu disinn ta 'referenza modem |
| 15.0 | Mejju 2015 | • Appoġġ miżjud għall-output SystemVerilog
• Miżjud memorji esterni librerija • Miżjud Memorja Esterna blokk • Miżjud ġdid Ħalli tikteb fuq iż-żewġ portijiet parametru għal DualMem blokk • Parametri mibdula mixgħula AvalonMMSlaveSettings blokk |
| 14.1 | Diċembru 2014 | • Miżjud appoġġ għal Arria 10 blokki hard-floating-point
• Miżjud BusStimulus u BusStimulusFileBlokki tal-qarrej għal disinn ta' reġistri mmappjati bil-memorja example. • Miżjud AvalonMMSlaveSettings blokk u DSP Builder > Avalon Interfaces > Avalon-MM slave għażla tal-menu • Neħħew il-parametri tax-xarabank mill-blokki ta' Kontroll u Sinjali • Neħħa d-disinn li ġej examples: — Konvertitur tal-Ispazju tal-Kulur (Tiwi tal-Qsim tar-Riżorsi) — Filtru FIR interpolanti b'Koeffiċjenti ta' Aġġornament — Filtru FIR Primittiv (Tiwi tal-Qsim tar-Riżorsi) — Single-Stage Filtru IIR (Tiwi tal-Qsim tar-Riżorsi) — Tliet-stage Filtru IIR (Tiwi tal-Qsim tar-Riżorsi) • Miżjud appoġġ sistema-in-the-loop • Żiedu blokki ġodda: — Klassifikatur bil-punt li jvarja — Akkumulazzjoni tal-multiplikazzjoni tal-punt li jvarja — Miżjud funzjoni ta' ipotenuża mal-blokk tal-matematika • Disinn miżjud examples: — Konvertitur tal-ispazju tal-kulur — Kumpless FIR — CORDIC minn Blokki Primitivi — Tnaqqis tal-fattur tal-crest — FIR li jintwew — Filtru tad-Decimazzjoni tar-Rata Integer Varjabbli — It-tip ta' vettur – sekwenzjali u iterattiv |
| kompla... | ||
| Verżjoni | Data | Deskrizzjoni |
| • Disinji ta' referenza miżjuda:
— Tnaqqis tal-fattur tal-crest — RF Dirett b'Testbench Sintetizzabbli — Filtru tad-Decimazzjoni Dinamika — Filtru tad-Decimazzjoni Rikonfigurabbli — Filtru tad-Decimazzjoni tar-Rata Integer Varjabbli • Imneħħija folder tal-qsim tar-riżorsi • Fowlder ALU aġġornat |
||
| 14.0 | Ġunju 2014 | • Miżjud appoġġ għal MAX 10 FPGAs.
• Tneħħa l-appoġġ għall-apparati Cyclone III u Stratix III • Mtejba DSP bennej Mexxi ModelSim għażla, li issa tippermettilek tmexxi ModelSim għad-disinn tal-ogħla livell jew submoduli individwali • Biddlet il-ġenerazzjoni tal-HDL fid-direttorju tal-livell tal-apparat (taħt id-direttorju RTL fil-mira speċifikat) aktar milli f'ġerarkija ta' direttorji • Miżjud aqra sinjal fuq l-interface tal-karozzi tal-linja • Miżjud port ċar fuq il-FIFO • Deprecated 13 FFT blokk • Miżjud disinn ġdid examples: — Interface Avalon-ST (Input u Output FIFO Buffer) b'Kontropressjoni — Avalon-ST Interface (Output FIFO Buffer) b'Kontropressjoni — Funzjonijiet tal-matematika b'punt fiss — Għerq kwadrat frazzjonali bl-użu ta' CORDIC — Normalizzatur — FFT parallela — FFT Parallel ta' Punt Floating — Għerq kwadrat bl-użu ta’ CORDIC — FFT/iFFT li jistgħu jinbidlu — FFT ta' Punt Fiss ta' Daqs Varjabbli — FFT ta' Punt Fiss ta' Daqs Varjabbli mingħajr Blokk BitReverseCoreC — iFFT ta' Punt Fiss ta' Daqs Varjabbli — iFFT ta' Punt Fiss ta' Daqs Varjabbli mingħajr Blokk BitReverseCoreC — FFT ta' punt li jvarja ta' Daqs Varjabbli — FFT ta' punt li jvarja ta' Daqs Varjabbli mingħajr Blokk BitReverseCoreC — iFFT ta' punt f'wiċċ l-ilma ta' Daqs Varjabbli — iFFT ta' Punt Floating ta' Daqs Varjabbli mingħajr Blokk BitReverseCoreC • Żiedu blokki ġodda: — Dewmien Ankrat — Enable Delay Line — Ippermettiet Dewmien ta' Feedback — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P, u FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X, u FFT64X — FFT2, FFT4, VFFT2, u VFFT4 — General Multitwiddle u General Twiddle (GeneralMultiTwiddle, GeneralTwiddle) — FFT ibridu (Hybrid_FFT) — FFT Pipelined Parallel (PFFT_Pipe) — Lest |
| 13.1 | Novembru 2013 | • Tneħħa l-appoġġ għall-apparati li ġejjin:
— Arria GX — Ċiklun II — HardCopy II, HardCopy III, u HardCopy IV — Stratix, Stratix II, Stratix GX, u Stratix II GX • Fluss ta 'tiwi ALU imtejjeb • Miżjud funzjonijiet ġodda għall-blokk tal-Matematika. |
| kompla... | ||
| Verżjoni | Data | Deskrizzjoni |
| • Miżjud Simulink fi blokk għażla għall-blokki Const, DualMem, u LUT
• Miżjud disinn ġdid examples: — FFT f'ħin reali bi preċiżjoni varjabbli — Filtru FIR interpolanti b'koeffiċjenti ta' aġġornament — Beamformer b'dewmien fil-ħin • Żiedu blokki ġodda: — Dewmien Ankrat — Polinomjali — TwiddleAngle — TwiddleROM u TwiddleROMF — VariableBitReverse — VFFT |
||
| 13.0 | Mejju 2013 | • Blokk tal-apparat aġġornat b'menu ġdid tas-Selettur tal-Apparat.
• Żiedu blokki ġodda ModelPrim: — Const Mult — Aqsam — MinMax — Neħħa — Prodott skalari • Żieda disa 'blokki FFT ġodda • Żieda għaxar dimostrazzjonijiet FFT ġodda |
| 12.1 | Novembru 2012 | • Miżjud karatteristika li jintwew ALU
• Miżjud għażliet mtejba floating point ta 'preċiżjoni • Żiedu l-blokki ġodda ModelPrim li ġejjin: — AddSub — AddSubFused — CmpCtrl — Matematika — Massimu u Minimu — MinMaxCtrl — Round — Trig • Żiedu l-blokki FFT ġodda li ġejjin: — Edge Detect (Edge Detect) — Polz Divider (PulseDivider) — Multiplikatur tal-Impuls (Multiplikatur tal-Impuls) — FFT bit-revers b'output naturali (FFT_BR_Natural) • Żid id-disinn FIR ġdid li ġej examples: — Super-sample decimating FIR filter — Super-sample filtru FIR frazzjonali • Żid il-pożizzjoni, il-veloċità, u l-kontroll tal-kurrent għal muturi AC (bi ALU li jintwew) disinn example |
Informazzjoni Relatata
DSP Builder Advanced Blockset Handbook
Rekwiżiti tas-Sistema
- DSP Builder għal Intel FPGAs jintegra mal-għodod MathWorks MATLAB u Simulink u mas-softwer Intel Quartus® Prime.
- Kun żgur li mill-inqas verżjoni waħda tal-għodda MathWorks MATLAB u Simulink tkun disponibbli fuq l-istazzjon tax-xogħol tiegħek qabel ma tinstalla DSP Builder għal Intel FPGAs. Għandek tuża l-istess verżjoni tas-softwer Intel Quartus Prime u DSP Builder għal Intel FPGAs. DSP Builder għal Intel FPGAs jappoġġja biss verżjonijiet 64-bit ta 'MATLAB.
- Minn v18.0, DSP Builder għal Intel FPGAs blockset avvanzat huwa disponibbli għal Intel Quartus Prime Pro Edition u Intel Quartus Prime Standard Edition. DSP Builder għal Intel FPGAs standard blockset huwa disponibbli biss għal Intel Quartus Prime Standard Edition.
Tabella 2. DSP Builder għal Dipendenzi MATLAB Intel FPGAs
| Verżjoni | Verżjonijiet Appoġġjati minn MATLAB | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Edizzjoni Standard Intel Quartus Prime | Edizzjoni Intel Quartus Prime Pro | ||
| 22.4 | Mhux disponibbli | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Mhux disponibbli | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Mhux disponibbli | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Mhux disponibbli | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Mhux disponibbli | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Mhux disponibbli | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Mhux disponibbli | R2019a R2018b R2018a R2017b | |
| kompla... | |||
| Verżjoni | Verżjonijiet Appoġġjati minn MATLAB | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Edizzjoni Standard Intel Quartus Prime | Edizzjoni Intel Quartus Prime Pro | ||
| R2017a R2016b | |||
| 19.1 | Mhux appoġġjat | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Nota:
Il-Blockset avvanzat DSP Builder għall-Intel FPGAs juża tipi ta 'punt fiss Simulink għall-operazzjonijiet kollha u jeħtieġ verżjonijiet liċenzjati ta' Simulink Fixed Point. Intel jirrakkomanda wkoll il-Kaxxa tal-Għodda tas-Sistema DSP u l-Kaxxa tal-Għodda tas-Sistema tal-Komunikazzjoni, li xi wħud jiddisinjaw examples użu.
Informazzjoni Relatata
Installazzjoni u Liċenzjar tas-Software Intel.
DSP Builder għal Intel® FPGAs Noti ta' Rilaxx 9
Dokumenti / Riżorsi
 |
Intel DSP Builder għal Intel FPGAs [pdfGwida għall-Utent Bennej DSP għal FPGAs Intel, Bennej għal FPGAs Intel, FPGAs Intel, FPGAs |