DSP Builder per Intel FPGAs
Informazione di u produttu
U pruduttu hè chjamatu DSP Builder per Intel FPGAs. Hè un strumentu software chì permette à l'utilizatori di cuncepisce è implementà algoritmi di trasfurmazioni di signali digitale (DSP) nantu à Intel FPGA. L'uttellu furnisce una interfaccia grafica chì si integra cù l'utile MathWorks MATLAB è Simulink, chì permette à l'utilizatori di cuncepisce sistemi DSP utilizendu un approcciu di schema di bloccu. U strumentu hà diverse versioni, cù l'ultima versione hè 22.4. U pruduttu hà passatu per parechje revisioni, cù ogni rivisione chì introduce novi funzioni, correzioni di bug è migliure. A tabella di a storia di rivisione furnisce un riassuntu di i cambiamenti fatti in ogni versione. U pruduttu hà duie edizioni di blocchi: u bloccu standard è u bloccu avanzatu. U bloccu standard hè dispunibule per Intel Quartus Prime Standard Edition, mentre chì u bloccu avanzatu hè dispunibule per Intel Quartus Prime Pro Edition è Intel Quartus Prime Standard Edition. U pruduttu hà esigenze di sistema chì deve esse cumpletu per a stallazione è l'utilizazione curretta. Esige almenu una versione di l'uttellu MathWorks MATLAB è Simulink, cù supportu per versioni 64-bit di MATLAB. A versione di u software Intel Quartus Prime deve currisponde à a versione di DSP Builder per Intel FPGAs aduprate. U bloccu avanzatu utilizza tippi di punti fissi Simulink per tutte l'operazioni è richiede versioni licenziate di Simulink Fixed Point. Intel raccomanda ancu a DSP System Toolbox è a Communications System Toolbox per funziunalità supplementari.
Istruzzioni per l'usu di u produttu
- Assicuratevi chì avete una versione cumpatibile di l'uttellu MathWorks MATLAB è Simulink installatu nantu à a vostra stazione di travagliu. L'uttellu supporta solu versioni 64-bit di MATLAB.
- Assicuratevi di avè installatu a versione adatta di u software Intel Quartus Prime. A versione deve currisponde à a versione di DSP Builder per Intel FPGAs chì site aduprate.
- Lanciate DSP Builder per Intel FPGA è apre l'interfaccia grafica.
- Cuncepisce u vostru sistema DSP utilizendu l'approcciu di schema di bloccu furnitu da l'uttellu. Aduprate i blocchi è e funzioni dispunibili per custruisce u vostru algoritmu desideratu.
- Pigliate avanzutage di i tipi di punti fissi Simulink per tutte e operazioni in u vostru disignu. Assicuratevi di avè e licenze necessarie per Simulink Fixed Point.
- Sè avete bisognu di funziunalità supplementari, cunzidira à utilizà a DSP System Toolbox è a Communications System Toolbox, chì sò cunsigliati da Intel.
- Quandu u vostru disignu hè cumpletu, pudete generà u necessariu files per prugrammà un Intel FPGA.
Seguendu queste istruzioni d'usu, sarete capace di cuncepisce è implementà in modu efficace l'algoritmi DSP in Intel FPGA utilizendu DSP Builder per Intel FPGA.
DSP Builder per Intel® FPGA Note di versione
Information Related
- Base di cunniscenza
- Installazione di Software è Licenza
Erratum
Errata sò difetti funziunali o errori, chì ponu pruvucà u pruduttu per deviate da e specificazioni publicate. I prublemi di documentazione includenu errori, descrizzioni pocu chjaru, o omissioni da e specificazioni publicate attuali o documenti di produttu.
Per una infurmazione cumpleta nantu à l'errata è e versioni affettate da errata, riferite à a pagina di a Base di cunniscenza di l'Intel®. websitu.
Information Related
Base di cunniscenza
DSP Builder per Intel FPGAs Advanced Blockset Revision History
| Versione | Data | Descrizzione |
| 22.4 | 2022.12.12 | Aggiuntu Matrix Multiply Engine Design Example. |
| 22.3 | 2022.09.30 | • Prestazione mejorata:
- DSP Builder usa avà u bloccu FP DSP per FP16 è Bfloat16, currettamente arrotondatu, Add, Sub or AddSub nantu à i dispositi Intel Agilex - Fornitu accessu à l'architetture DSP pesante è DSP light per log esponenziale è naturali in u bloccu DSP Builder. - L'usu logicu FP FFT migliuratu per dui formati FP di precisione più bassa: FP16 è FP19. • Integrazione mejorata di disinni di DSP Builder cù altre IP in Platform Designer. - DSP Builder ùn si sviluppa micca, ma mantene inseme i vettori di signali cumplessi (opcionalmente) cum'è una sola entità di conduit. - Pudete ancu assignà un rolu persunalizatu à u conduit. DSP Builder assigna automaticamente parechje canali cù nomi unichi prefissendu l'interfaccia cù u nome di mudellu DSP Builder. • Migliuratu a cunfigurazione predeterminata di u FFT blocchi per minimizzà l'errori quandu cambiate i paràmetri FFT. • Furnitu ozzione à resetten u statu internu di u FIR bloccu durante un reset caldu. • Aghjunghje una biblioteca chì cuntene i blocchi Simulink chì supportanu i disegni di DSP Builder. |
| 22.2 | 2022.03.30 | Conte di iterazione interna ridutta CORDIC bloccu per riduce l'usu di risorse è aumentà a precisione. |
| cuntinuò… | ||
| Versione | Data | Descrizzione |
| 22.1 | 2022.06.30 | • Added latenza rapportu à u GPIO bloccu (simile à i rapporti di latenza nantu à u Canale IO
blocchi). • Aggiuntu un hibridu back-to-back VFFT bloccu, chì sustene u flussu cuntinuu di dati quandu a dimensione FFT cambia senza avè da lavà u pipeline FFT. • Aghjunghje supportu per Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E + GX in DSP Builder Advanced Pro. Duvete cumpilà u RTL generatu cù l'edizione Intel Quartus Std. • Extended u miccanisimu di cuntrollu di leghje-accessu à Shared Mems bluccatu • Improved imballaggio DSP blocu da cunvertisce Add, Sub, è Mux à una dinamica AddSub bluccatu |
| 21.4 | 2021.12.30 | Aggiuntu AXI4Stream Receiver è AXI4StreamTransmitter à u Streaming biblioteca |
| 21.3 | 2021.09.30 | • Added Library DFT cù DFT, ReorderBlock, è ReorderAndRescale blocchi
• Added supportu per i dispusitivi Cyclone V • Aghjunghjite cuntrolli d'accessu di lettura (RA) di cunsigliu à i blocchi di memoria DSP Builder • Aggiuntu un blockset FFT simplificatu back-to-back • Capacità aghjunta per installà DSP Builder standalone senza avè bisognu di una installazione Intel Quartus Prime compatible cù a versione. |
| 21.1 | 2021.06.30 | • Aggiuntu Machine à stati finiti bloccu è disignu example.
• Supportu aghjuntu per a versione MATLAB: R2020b |
| 20.1 | 2020.04.13 | Eliminatu u selettore di u dispositivu in Parametri di Dispositivi pannellu. |
| 2019.09.01 | Supportu aghjuntu per i dispositi Intel Agilex®. | |
| 19.1 | 2019.04.01 | • Aghjunghje supportu per dui novi tipi di float-point float16_m7 (bfloat) è float19_m10.
• Added funziunalità latenza dipendente. • Added FIFO buffer filan-livellu rapportu. |
| 18.1 | 2018.09.17 | • Added impurtazioni HDL.
• Aggiuntu mudelli di software C ++. |
| 18.0 | 2018.05.08 | • Aghjunghje supportu per a minimizazione di resettore automaticu di i disinni di DSP Builder. A minimizazione di reset determina l'inseme minimu di registri in un disignu chì necessitanu reset, mantenendu a funziunalità curretta di u disignu. A riduzzione di u numeru di registri chì DSP Builder resetta pò dà una qualità megliu di i risultati, vale à dì una zona ridotta è un Fmax aumentatu.
• Aghjunghje supportu per i campi di bit à u SharedMem bluccatu. Questi campi furnisce una funziunalità analoga à u supportu di campu di bit esistenti in u RegField è RegOut blocchi. • Aghjunghje supportu beta per l'importazione HDL, chì incorpora VHDL o Verilog HDL disinni synthesizable in un disignu DSP Builder. Allora pudete cosimulate u disignu impurtatu cù cumpunenti DSP Builder Simulink. L'importazione HDL include una interfaccia d'utilizatore minima, ma richiede una certa configurazione manuale. Per utilizà sta funzione, avete bisognu di una licenza per u strumentu MathWorks HDL Verifier. |
| 17.1 | 2017.11.06 | • Aggiuntu super-sample NCO design example.
• Aghjunghje supportu per i dispositi Intel Cyclone® 10 è Intel Stratix® 10. • Casi eliminati di Segnali bluccatu. • Opzione WYSIWYG eliminata Sintesi Info bluccatu. |
| 17.0 | 2017.05.05 | • Rebranded cum'è Intel
• Deprecated Segnali bluccatu • Added Gaussian è Random Number Generator disignu examples • Aghjunghjite supers di dimensione variabileampled FFT design example • Aggiuntu HybridVFFT bluccatu • Aggiuntu General VTwiddle è General MultiVTwiddle blocchi |
| 16.1 | 2016.11.10 | • Added 4-channel 2-antenna DUC è DDC per u disignu di riferimentu LTE
• Aggiuntu bloccu BFU_simple • Criatu Edizioni Standard è Pro. Pro supporta i dispusitivi Arria 10; Standard sustene tutte e altre famiglie. • Deprecated u Segnali bluccatu • Funzionalità aghjuntu per stabilisce i paràmetri di l'interfaccia Avalon-MM in u menù DSP Builder |
| cuntinuò… | ||
| Versione | Data | Descrizzione |
| 16.0 | 2016.05.02 | • Biblioteche riurganizata
• Improved i risultati pliante nantu à i dispusitivi MAX 10 • Aggiuntu novu disignu examples: - Generatore di numeri aleatori gaussiani — DUC_4C4T4R è DDC_4C4T4R LTE digitale up and down-conversion • Aggiunta nova strategia di poda FFT: prune_to_widths () |
| 15.1 | 2015.11.11 | • Deprecated Run Quartus II è Eseguite Modelsim blocchi
• Aghjunghjite u supportu di traversu di u clock • Aggiuntu filtri FIR reconfigurable • Interfacce di bus mejorate: - Cuntrolla è rapportu d'errore mejoratu - Precisione di simulazione mejorata - Implementazione di logica slave di bus mejorata - Cruce di u clock miglioratu • Cambiatu qualchi interfaccia Avalon-MM • Aggiunti novi blocchi: — Catturà i valori — Fanout — Pausa — Vectorfanout • Added IIR: full-rate fixed-point è IIR: full-rate demos floating-point • Aggiuntu trasmette è riceve u disignu di riferimentu di modem |
| 15.0 | maghju 2015 | • Aghjunghje supportu per a pruduzzioni SystemVerilog
• Aggiuntu biblioteca di ricordi esterni • Aggiuntu Memoria Esterna bluccatu • Aggiuntu novu Permette di scrive nantu à i dui porti paràmetru à DualMem bluccatu • Cambiatu paràmetri on AvalonMMSlaveSettings bluccatu |
| 14.1 | dicembre 2014 | • Aghjunghje supportu per arria 10 blocchi hard-floating-point
• Added BusStimulus è BusStimulusFileDisegnu di blocchi di lettore à i registri mappati in memoria example. • Aggiuntu bloccu AvalonMMSlaveSettings è DSP Builder > Interfacce Avalon > Slave Avalon-MM opzione di menu • Eliminatu paràmetri di bus da i blocchi Control è Signal • Eliminatu i seguenti design examples: - Convertitore di spaziu di culore (Plegamentu di spartera di risorse) - Filtru FIR d'interpolazione cù Coefficienti d'aghjurnamentu - Filtru FIR Primitivu (Plegamentu di spartera di risorse) - Single-Stage Filtru IIR (Plegamentu di spartera di risorse) - Trè-stage Filtru IIR (Plegamentu di spartera di risorse) • Added supportu system-in-the-loop • Aggiunti novi blocchi: - Classificatore à virgula flottante - Accumulazione di multiplicazione in virgola flottante - A funzione di ipotenusa aghjunta à u bloccu matematicu • Disegnu aghjuntu examples: - Convertitore di spaziu di culore - FIR cumplessu - CORDIC da Primitive Blocks - Riduzzione di u fattore di cresta - FIR pieghendu - Variable Integer Rate Decimation Filter — Sorta di vettore - sequenziale è iterativa |
| cuntinuò… | ||
| Versione | Data | Descrizzione |
| • Disegni di riferimentu aghjuntu:
- Riduzzione di u fattore di cresta - RF diretta cù un banco di prova sintetizzabile - Filtru di decimazione dinamica - Reconfigurable filtru Decimation - Variable Integer Rate Decimation Filter • Eliminatu cartulare spartera risorsa • Updated cartulare ALU |
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| 14.0 | ghjugnu 2014 | • Aghjunghje supportu per MAX 10 FPGAs.
• U supportu eliminatu per i dispositi Cyclone III è Stratix III • Migliuratu DSP Builder Run ModelSim opzione, chì avà permette di eseguisce ModelSim per u disignu di primu livellu o sottumoduli individuali • Cambiatu a generazione di HDL in u repertoriu di u nivellu di u dispositivu (sottu u repertoriu RTL di destinazione specificatu) piuttostu cà in una ghjerarchia di cartulari. • Added signale leghje nantu à l'interfaccia di bus • Aggiuntu portu chjaru nantu à u FIFO • Deprecated 13 blocchi FFT • Aggiuntu novu disignu examples: - Interfaccia Avalon-ST (Buffer FIFO di input è output) cù Backpressure - Interfaccia Avalon-ST (Output FIFO Buffer) cù Backpressure - Funzioni matematiche à puntu fissu - Radice quadrata fraccionaria cù CORDIC - Normalizatore - FFT parallela - FFT à virgule flottante parallela - Radice quadrata cù CORDIC — FFT/iFFT commutable - FFT à Puntu Fissu di Dimensione Variabile - FFT à Puntu Fissu di Dimensione Variabile senza Blocu BitReverseCoreC - iFFT à Puntu Fissu di Dimensione Variabile - iFFT à Puntu Fissu di Dimensione Variabile senza Blocu BitReverseCoreC - FFT a virgola flottante di dimensione variabile - FFT a virgola flottante di dimensione variabile senza bloccu BitReverseCoreC - iFFT a virgola flottante di dimensione variabile - iFFT a virgola flottante di dimensione variabile senza BitReverseCoreC Block • Aggiunti novi blocchi: - Ritardo ancoratu - Linia di ritardu attivata - Abilitatu Ritardu di Feedback - FFT2P, FFT4P, FFT8P, FFT16P, FFT32P, è FFT64P - FFT2X, FFT4X, FFT8X, FFT16X, FFT32X, è FFT64X - FFT2, FFT4, VFFT2 è VFFT4 - General Multitwiddle è General Twiddle (GeneralMultiTwiddle, GeneralTwiddle) — Hybrid FFT (Hybrid_FFT) — FFT à pipeline parallèle (PFFT_Pipe) — Pronti |
| 13.1 | nuvembre 2013 | • Eliminatu supportu per i seguenti dispusitivi:
- Arria GX - Ciclone II - HardCopy II, HardCopy III è HardCopy IV - Stratix, Stratix II, Stratix GX è Stratix II GX • Flussu di plegamentu ALU migliuratu • Aggiuntu novi funzioni à bloccu Math. |
| cuntinuò… | ||
| Versione | Data | Descrizzione |
| • Added Simulink fi block option to Const, DualMem, è blocchi LUT
• Aggiuntu novu disignu examples: - FFT in tempu reale di precisione variabile - Filtru FIR interpolante cù coefficienti d'aghjurnamentu - Beamformer à ritardo di tempu • Aggiunti novi blocchi: - Ritardo ancoratu - Polinomiu - Twiddle Angle - TwiddleROM è TwiddleROMF - VariableBitReverse - VFFT |
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| 13.0 | maghju 2013 | • Updated bloccu dispusitivu cù novu menù Selector Dispositivu.
• Aggiunti novi blocchi ModelPrim: - Cust Mult — Divide - MinMax - Nega - Pruduttu scalare • Aghjunghje nove novi blocchi FFT • Aghjunghjite dece novi manifestazioni FFT |
| 12.1 | nuvembre 2012 | • Added ALU funzione plegable
• Aggiuntu ozzione flottante di precisione rinfurzata • Aghjunghjite i seguenti novi blocchi ModelPrim: - AddSub - AddSubFused - CmpCtrl - Matematica - Massimu è Minimu - MinMaxCtrl - Turnu - Trig • Aghjunghjite i seguenti novi blocchi FFT: - Edge Detect (Edge Detect) - Pulse Divider (PulseDivider) - Multiplicatore di impulsi (PulseMultiplier) — FFT inverse à bits avec sortie naturelle (FFT_BR_Natural) • Added the following new FIR design examples: - Super-sampu filtru FIR decimante - Super-sampu filtru FIR fraccionariu • Added the position, speed, and current control for AC motors (cù ALU folding) design example |
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Manuale di blocchi avanzati di DSP Builder
Requisiti di u sistema
- DSP Builder per Intel FPGA s'integra cù l'utili MathWorks MATLAB è Simulink è cù u software Intel Quartus® Prime.
- Assicuratevi chì almenu una versione di l'uttellu MathWorks MATLAB è Simulink hè dispunibule nantu à a vostra stazione di travagliu prima di installà DSP Builder per Intel FPGAs. Duvete aduprà a stessa versione di u software Intel Quartus Prime è DSP Builder per Intel FPGAs. DSP Builder per Intel FPGAs supporta solu versioni 64-bit di MATLAB.
- Da v18.0, DSP Builder per l'Intel FPGAs avanzatu blockset hè dispunibule per Intel Quartus Prime Pro Edition è Intel Quartus Prime Standard Edition. DSP Builder per Intel FPGAs standard blockset hè dispunibule solu per Intel Quartus Prime Standard Edition.
Table 2. DSP Builder per Intel FPGAs MATLAB Dependencies
| Versione | Versioni supportate da MATLAB | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| 22.4 | Ùn dispunibile | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Ùn dispunibile | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Ùn dispunibile | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Ùn dispunibile | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Ùn dispunibile | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Ùn dispunibile | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Ùn dispunibile | R2019a R2018b R2018a R2017b | |
| cuntinuò… | |||
| Versione | Versioni supportate da MATLAB | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| R2017a R2016b | |||
| 19.1 | Ùn hè micca supportatu | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Nota:
U DSP Builder per l'Intel FPGAs avanzatu blockset usa i tipi di punti fissi Simulink per tutte l'operazioni è richiede versioni licenziate di Simulink Fixed Point. Intel ricumanda ancu a DSP System Toolbox è a Communications System Toolbox, chì alcuni cuncepimentu exampl'usu.
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