DSP-Konstruisto por Intel FPGAoj
Produktaj Informoj
La produkto nomiĝas DSP Builder por Intel FPGAs. Ĝi estas programara ilo kiu permesas al uzantoj desegni kaj efektivigi ciferecan signal-prilaboradon (DSP) algoritmojn sur Intel FPGA-oj. La ilo disponigas grafikan interfacon kiu integras kun The MathWorks MATLAB kaj Simulink ilo, permesante al uzantoj dizajni DSP-sistemojn uzante blokdiagramaliron. La ilo havas malsamajn versiojn, kun la plej nova versio 22.4. La produkto trapasis plurajn reviziojn, kie ĉiu revizio enkondukas novajn funkciojn, korektojn kaj plibonigojn. La reviziohistoria tabelo disponigas resumon de la ŝanĝoj faritaj en ĉiu versio. La produkto havas du blokset-eldonojn: la norma blokaro kaj la altnivela blokaro. La norma blokaro disponeblas por Intel Quartus Prime Standard Edition, dum la progresinta blokaro disponeblas kaj por Intel Quartus Prime Pro Edition kaj Intel Quartus Prime Standard Edition. La produkto havas sistemajn postulojn, kiuj devas esti plenumitaj por taŭga instalado kaj uzado. Ĝi postulas almenaŭ unu version de The MathWorks MATLAB kaj Simulink-ilo, kun subteno por 64-bitaj versioj de MATLAB. La versio de la programaro Intel Quartus Prime devus kongrui kun la versio de DSP Builder por Intel FPGAs uzataj. La altnivela blokaro uzas Simulink-fikspunktajn tipojn por ĉiuj operacioj kaj postulas aprobitajn versiojn de Simulink Fixed Point. Intel ankaŭ rekomendas la DSP System Toolbox kaj la Communications System Toolbox por plia funkcieco.
Produktaj Uzado-Instrukcioj
- Certigu, ke vi havas kongruan version de The MathWorks MATLAB kaj Simulink ilo instalita sur via laborstacio. La ilo nur subtenas 64-bitajn versiojn de MATLAB.
- Certigu, ke vi havas la taŭgan version de la programaro Intel Quartus Prime instalita. La versio devus kongrui kun la versio de DSP Builder por Intel FPGAs, kiujn vi uzas.
- Lanĉu DSP Builder por Intel FPGA-oj kaj malfermu la grafikan interfacon.
- Desegnu vian DSP-sistemon per la blokdiagramo provizita de la ilo. Uzu la disponeblajn blokojn kaj funkciojn por konstrui vian deziratan algoritmon.
- Prenu antaŭentage el la Simulink fikspunktaj tipoj por ĉiuj operacioj en via dezajno. Certigu, ke vi havas la necesajn permesilojn por Simulink Fixed Point.
- Se vi postulas plian funkciecon, konsideru uzi la DSP-Sisteman Ilkeston kaj la Komunikada-Sisteman Ilkeston, kiuj estas rekomenditaj de Intel.
- Post kiam via dezajno estas kompleta, vi povas generi la necesan files por programado de Intel FPGA.
Sekvante ĉi tiujn uzajn instrukciojn, vi povos efike desegni kaj efektivigi DSP-algoritmojn sur Intel FPGA-oj uzante DSP Builder por Intel-FPGA-oj.
DSP Builder por Intel® FPGA-Eldonaj Notoj
Rilataj Informoj
- Scio-Bazo
- Programaro Instalado kaj Licencado
Misprilaboro
Eraroj estas funkciaj difektoj aŭ eraroj, kiuj povas kaŭzi la produkton devii de publikigitaj specifoj. Dokumentaj problemoj inkluzivas erarojn, neklarajn priskribojn aŭ preterlasojn de nunaj publikigitaj specifoj aŭ produktaj dokumentoj.
Por plenaj informoj pri eraroj kaj la versioj trafitaj de eratoj, raportu al la paĝo de Sciobazo de la Intel®. webretejo.
Rilataj Informoj
Scio-Bazo
DSP Builder por Intel FPGAs Advanced Blockset Revision History
| Versio | Dato | Priskribo |
| 22.4 | 2022.12.12 | Aldonita Matrix Multiply Engine Design Example. |
| 22.3 | 2022.09.30 | • Plibonigita rendimento:
— DSP Builder nun uzas la FP DSP-blokon por FP16 kaj Bfloat16, ĝuste rondigitan, Aldoni, Sub or AldoniSub sur Intel Agilex-aparatoj — Provizita aliro al DSP pezaj kaj DSP malpezaj arkitekturoj por eksponenta kaj natura ŝtipo en la blokaro DSP Builder. - plibonigita FP FFT-logikuzo por du pli malaltaj precizecaj FP-formatoj: FP16 kaj FP19. • Plibonigita integriĝo de DSP Builder-dezajnoj kun alia IP en Platform Designer. — DSP Builder ne malvolviĝas sed konservas kune vektorojn de (laŭvole) kompleksaj signaloj kiel ununura kanala ento. — Vi ankaŭ povas asigni propran rolon al la kanalo. DSP Builder aŭtomate asignas plurajn kanalojn kun unikaj nomoj prefiksante la interfacon kun la DSP Builder modelnomo. • Plibonigita la defaŭlta agordo de la FFT blokoj por minimumigi erarojn dum ŝanĝado de la FFT-parametroj. • Provizita opcio por reagordi la internan staton de la ABIO bloko dum varma restarigo. • Aldonita biblioteko, kiu enhavas la Simulink-blokojn, kiujn subtenas DSP Builder-dezajnoj. |
| 22.2 | 2022.03.30 | Reduktita interna ripetaro en KORDIKO bloko por redukti la uzadon de rimedoj kaj pliigi precizecon. |
| daŭrigis… | ||
| Versio | Dato | Priskribo |
| 22.1 | 2022.06.30 | • Aldonita latencia raportado al la GPIO bloko (simila al latencia raportado pri la Kanalo IO
blokoj). • Aldonita hibrido dors-al-dorsa VFFT bloko, kiu subtenas kontinuan fluadon de datumoj kiam la FFT-grandeco ŝanĝiĝas sen devi flulavi la FFT-dukton. • Aldonita subteno por Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX en DSP Builder Advanced Pro. Vi devas kompili la generitan RTL kun Intel Quartus Std-eldono. • Etendis la leg-alira kontrolo mekanismo al SharedMems bloko • Plibonigita DSP-bloka pakado per konvertado Aldoni, Sub, kaj Mux al dinamiko AldoniSub bloko |
| 21.4 | 2021.12.30 | Aldonita AXI4StreamReceiver kaj AXI4StreamTransmitter al la Streaming biblioteko |
| 21.3 | 2021.09.30 | • Aldonita DFT Biblioteko kun DFT, ReordigiBlokon, kaj ReordoKajReskalo blokoj
• Aldonita subteno por Cyclone V aparatoj • Aldonitaj konsilaj legadaliro (RA) kontroloj al DSP Builder memorblokoj • Aldonita simpligita dors-al-dorsa FFT blokaro • Aldonita kapablo instali DSP Builder memstare sen postuli instalon de Intel Quartus Prime kun versio-kongrua. |
| 21.1 | 2021.06.30 | • Aldonita Fina Ŝtata Maŝino bloko kaj dezajno ekzample.
• Aldonita subteno por MATLAB-versio: R2020b |
| 20.1 | 2020.04.13 | Forigita aparato-elektilo en Aparato Parametroj panelo. |
| 2019.09.01 | Aldonita subteno por Intel Agilex®-aparatoj. | |
| 19.1 | 2019.04.01 | • Aldonita subteno por du novaj glitkoma tipoj float16_m7 (bfloat) kaj float19_m10.
• Aldonita dependa latencia trajto. • Aldonita FIFO bufro plenig-nivela raportado. |
| 18.1 | 2018.09.17 | • Aldonita HDL-importo.
• Aldonita C++ programaro modeloj. |
| 18.0 | 2018.05.08 | • Aldonita subteno por aŭtomata rekomencigita minimumigo de DSP Builder-dezajnoj. Restarigi minimumigon determinas la minimuman aron de registroj en dezajno kiuj postulas rekomencigon, konservante la ĝustan funkciecon de la dezajno. Redukti la nombron da registroj, kiujn DSP Builder rekomencigas, povas doni plibonigitan kvaliton de rezultoj t.e. reduktitan areon kaj pliigitan Fmax.
• Aldonita subteno por bitaj kampoj al la SharedMem bloko. Tiuj kampoj disponigas analogan funkciecon al la ekzistanta bitkampsubteno en la RegField kaj RegOut blokoj. • Aldonita beta-subteno por HDL-importo, kiu korpigas VHDL aŭ Verilog HDL-sintezeblajn dezajnojn en DSP Builder-dezajno. Vi povas tiam simuli la importitan dezajnon kun DSP Builder Simulink-komponentoj. HDL-importado inkluzivas minimuman uzantinterfacon, sed postulas iun manan agordon. Por uzi ĉi tiun funkcion, vi bezonas permesilon por la ilo MathWorks HDL Verifier. |
| 17.1 | 2017.11.06 | • Aldonita super-sample NCO-dezajno ekzample.
• Aldonita subteno por Intel Cyclone® 10 kaj Intel Stratix® 10 aparatoj. • Forigitaj kazoj de Signaloj bloko. • Forigita WYSIWYG opcio sur Sintezaj Informoj bloko. |
| 17.0 | 2017.05.05 | • Remarkita kiel Intel
• Malrekomendita Signaloj bloko • Aldonita Gaŭsa kaj Hazarda Nombra Generator-dezajno ekzamples • Aldonita variablo-grandaj supersampgvidis FFT-dezajnon ekzample • Aldonita HybridVFFT bloko • Aldonita Ĝenerala VTwiddle kaj ĜeneralaMultVTwiddle blokoj |
| 16.1 | 2016.11.10 | • Aldonita 4-kanalo 2-antena DUC kaj DDC por LTE-referenca dezajno
• Aldonita BFU_simple bloko • Kreita Standard kaj Pro eldonoj. Pro subtenas Arria 10-aparatojn; Standard subtenas ĉiujn aliajn familiojn. • Malrekomendita la Signaloj bloko • Aldonita funkcieco por agordi la agordojn de la interfaco de Avalon-MM en la menuo de DSP Builder |
| daŭrigis… | ||
| Versio | Dato | Priskribo |
| 16.0 | 2016.05.02 | • Reorganizitaj bibliotekoj
• Plibonigitaj faldeblaj rezultoj sur MAX 10-aparatoj • Aldonita nova dezajno ekzamples: — Gaŭsa Hazarda Nombra Generatoro — DUC_4C4T4R kaj DDC_4C4T4R LTE cifereca supren kaj malsupren-konvertiĝo • Aldonita nova FFT-tonda strategio: prune_to_widths () |
| 15.1 | 2015.11.11 | • Malrekomendita Kuru Quartus II kaj Kuru Modelsim blokoj
• Aldonita horloĝo krucanta subteno • Aldonitaj reagordeblaj FIR-filtriloj • Plibonigitaj businterfacoj: — Plibonigita erarkontrolado kaj raportado — Plibonigita simulada precizeco — Plibonigita bussklava logika efektivigo — Plibonigita horloĝtransirejo • Ŝanĝis iujn interfacojn de Avalon-MM • Aldonitaj novaj blokoj: — Kapti Valorojn — Fanout — Paŭzo — Vectorfanout • Aldonita IIR: plen-indico fikspunkto kaj IIR: plen-indico glitkoma pruvoj • Aldonita elsendi kaj ricevi modeman referencdezajnon |
| 15.0 | majo 2015 | • Aldonita subteno por SystemVerilog eligo
• Aldonita eksteraj memoroj biblioteko • Aldonita Ekstera Memoro bloko • Aldonita nova Permesu skribi sur ambaŭ havenoj parametro al DualMem bloko • Ŝanĝitaj parametroj sur AvalonMMSlaveSettings bloko |
| 14.1 | decembro 2014 | • Aldonita subteno por Arria 10 malmola-flotpunkto blokoj
• Aldonita BusStimulus kaj BusStimulusFileLeganto blokas al memor-mapitaj registroj dezajno ekzample. • Aldonita AvalonMMSlaveSettings bloko kaj DSP Builder > Avalon Interfaces > Avalon-MM-sklavo menuopcio • Forigitaj busaj parametroj de Kontrolo kaj Signalaj blokoj • Forigita la sekva dezajno ekzamples: — Kolora Spaca Konvertilo (Faldido de Kundivido de Rimedoj) — Interpolado de ABIA Filtrilo kun Ĝisdatigo de Koeficientoj - Primitiva FIR-Filtrilo (Foldado de Kundivido de Rimedoj) — Unuopa-Stage IIR-Filtrilo (Foldado de Kundivido de Rimedoj) — Tri-stage IIR-Filtrilo (Foldado de Kundivido de Rimedoj) • Aldonita sistemo-en-la-buklo subteno • Aldonitaj novaj blokoj: — Glitkoma klasigilo — Flotpunkto multobligi amasigi — Aldonita hipotenuza funkcio al matematika bloko • Aldonita dezajno ekzamples: — Konvertilo de kolorspaco — Kompleksa ABIO — CORDIC el Primitive Blocks — Kresta faktoro-redukto — Faldebla ABIO — Variebla Entjera Indice Dekumiga Filtrilo — Vektora ordigo – sinsekva kaj ripeta |
| daŭrigis… | ||
| Versio | Dato | Priskribo |
| • Aldonitaj referencaj dezajnoj:
— Kresta faktoro-redukto — Rekta RF kun Sintezebla Testbenko — Dinamika Dekumiga Filtrilo — Reagordebla Dekumiga Filtrilo — Variebla Entjera Indice Dekumiga Filtrilo • Forigita dosierujo de kundivido de rimedoj • Ĝisdatigita ALU-dosierujo |
||
| 14.0 | junio 2014 | • Aldonita subteno por MAX 10 FPGAs.
• Forigita subteno por Cyclone III kaj Stratix III-aparatoj • Plibonigita DSP Builder Run ModelSim opcio, kiu nun permesas al vi ruli ModelSim por la altnivela dezajno aŭ individuaj submoduloj • Ŝanĝis la generacion de HDL en la aparatan dosierujon (sub la specifita cela RTL-dosierujo) prefere ol en hierarkio de dosierujoj. • Aldonita legsignalo sur busa interfaco • Aldonita klara haveno sur la FIFO • Malrekomenditaj 13 FFT-blokoj • Aldonita nova dezajno ekzamples: — Avalon-ST-Interfaco (Enigo kaj Eligo FIFO-Buffer) kun Kontrapremo — Avalon-ST-Interfaco (Eliga FIFO-Buffer) kun Kontrapremo — Fiksaj punktoj matematikaj funkcioj — Frakcia kvadrata radiko uzante KORDIC — Normaligilo — Paralela FFT — Paralela Flotpunkto FFT — Kvadrata radiko uzante KORDIC — Ŝaltebla FFT/iFFT — Variagranda Fiksa Punkta FFT — Variagranda Fiksa Punkta FFT sen BitReverseCoreC-Bloko — Variagranda Fiksa Punkto iFFT — Variable-Granda Fiksa Punkta iFFT sen BitReverseCoreC-Bloko — Variagranda Flotpunkto FFT — Variagranda Flospunkta FFT sen BitReverseCoreC-Bloko — Variable-Granda Flotpunkto iFFT — Variagranda Flotpunkto iFFT sen BitReverseCoreC-Bloko • Aldonitaj novaj blokoj: — Ankrita Malfruo — Ebligita Malfrua Linio — Ebligita Reago Prokrasto - FFT2P, FFT4P, FFT8P, FFT16P, FFT32P, kaj FFT64P - FFT2X, FFT4X, FFT8X, FFT16X, FFT32X, kaj FFT64X — FFT2, FFT4, VFFT2 kaj VFFT4 — Generalo Multitwiddle kaj General Twiddle (GeneralMultiTwiddle, GeneralTwiddle) — Hibrida FFT (Hybrid_FFT) — Paralela Pipelined FFT (PFFT_Pipe) — Preta |
| 13.1 | novembro 2013 | • Forigita subteno por la sekvaj aparatoj:
— Arria GX — Ciklono II — HardCopy II, HardCopy III, kaj HardCopy IV - Stratix, Stratix II, Stratix GX, kaj Stratix II GX • Plibonigita ALU faldfluo • Aldonitaj novaj funkcioj al Math-bloko. |
| daŭrigis… | ||
| Versio | Dato | Priskribo |
| • Aldonita Simulink fi-bloko opcio al Const, DualMem, kaj LUT-blokoj
• Aldonita nova dezajno ekzamples: — Variaprecizeca realtempa FFT — Interpola FIR Filtrilo kun ĝisdatigaj koeficientoj — Temp-malfrua trabformilo • Aldonitaj novaj blokoj: — Ankrita Malfruo — Polinomo — TwiddleAngle — TwiddleROM kaj TwiddleROMF — VariableBitReverse — VFFT |
||
| 13.0 | majo 2013 | • Ĝisdatigita aparato bloko kun nova Aparato Elektilo menuo.
• Aldonitaj novaj ModelPrim-blokoj: — Konst Mult — Dividu - MinMax — Negi — Skala Produkto • Aldonitaj naŭ novaj FFT-blokoj • Aldonitaj dek novaj FFT-manifestacioj |
| 12.1 | novembro 2012 | • Aldonita ALU faldebla trajto
• Aldonita plibonigita precizeco glitkoma ebloj • Aldonita la sekvaj novaj ModelPrim-blokoj: — AddSub — AddSubFused — CmpCtrl — Matematiko — Maksimumo kaj Minimumo — MinMaxCtrl — Ronda — Trig • Aldonitaj la sekvaj novaj FFT-blokoj: - Edge Detect (EdgeDetect) - Pulsdividilo (PulseDivider) — Pulso-Multiplikato (Pulso-Multiplikato) — Bit-Inversa FFT kun Natura Eligo (FFT_BR_Natural) • Aldonita la sekva nova ABIA dezajno ekzamples: — Super-ojampla diezmanta FIR-filtrilo — Super-ojample frakcia ABIA filtrilo • Aldonita la pozicio, rapido kaj nuna kontrolo por AC-motoroj (kun ALU-faldebla) dezajno ekzample |
Rilataj Informoj
DSP Builder Altnivela Blockset Manlibro
Sistemaj Postuloj
- DSP Builder por Intel FPGAs integriĝas kun MathWorks MATLAB kaj Simulink-iloj kaj kun la programaro Intel Quartus® Prime.
- Certigu, ke almenaŭ unu versio de La MathWorks MATLAB kaj Simulink-ilo estas disponebla en via laborstacio antaŭ ol vi instalos DSP Builder por Intel FPGA-oj. Vi devus uzi la saman version de la Intel Quartus Prime-programaro kaj DSP Builder por Intel FPGA-oj. DSP Builder por Intel FPGAs nur subtenas 64-bitajn versiojn de MATLAB.
- De v18.0, DSP Builder por Intel FPGAs progresinta blokaro disponeblas por Intel Quartus Prime Pro Edition kaj Intel Quartus Prime Standard Edition. DSP Builder por Intel FPGA-norma blokaro disponeblas nur por Intel Quartus Prime Standard Edition.
Tablo 2. DSP Builder por Intel FPGAs MATLAB Dependecoj
| Versio | MATLAB Subtenataj Versioj | ||
| DSP Builder Standard Blockset | DSP Builder Altnivela Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| 22.4 | Ne disponebla | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Ne disponebla | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Ne disponebla | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Ne disponebla | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Ne disponebla | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Ne disponebla | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Ne disponebla | R2019a R2018b R2018a R2017b | |
| daŭrigis… | |||
| Versio | MATLAB Subtenataj Versioj | ||
| DSP Builder Standard Blockset | DSP Builder Altnivela Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| R2017a R2016b | |||
| 19.1 | Ne subtenata | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Notu:
La progresinta blokaro de DSP Builder por Intel FPGAs uzas Simulink-fikspunktajn tipojn por ĉiuj operacioj kaj postulas aprobitajn versiojn de Simulink Fixed Point. Intel ankaŭ rekomendas la DSP System Toolbox kaj la Communications System Toolbox, kiujn iuj desegnas ekzamples use.
Rilataj Informoj
Intel Programaro Instalado kaj Licencado.
DSP Builder por Intel® FPGA-Eldonaj Notoj 9
Dokumentoj/Rimedoj
 |
Intel DSP Builder por Intel FPGAoj [pdf] Uzantogvidilo DSP-Konstruisto por Intel FPGAoj, Konstruanto por Intel FPGAoj, Intel FPGAoj, FPGAoj |