DSP Builder alang sa Intel FPGAs
Impormasyon sa Produkto
Ang produkto gitawag nga DSP Builder alang sa Intel FPGAs. Kini usa ka software nga himan nga nagtugot sa mga tiggamit sa pagdesinyo ug pagpatuman sa digital signal processing (DSP) algorithm sa Intel FPGAs. Ang himan naghatag ug usa ka graphical interface nga nag-uban sa The MathWorks MATLAB ug Simulink tool, nga nagtugot sa mga tiggamit sa pagdesinyo sa mga sistema sa DSP gamit ang block diagram approach. Ang himan adunay lainlaing mga bersyon, nga ang pinakabag-o nga bersyon mao ang 22.4. Ang produkto nakaagi sa daghang mga rebisyon, nga ang matag rebisyon nagpaila sa mga bag-ong bahin, pag-ayo sa bug, ug pagpaayo. Ang talaan sa kasaysayan sa pagbag-o naghatag usa ka summary sa mga pagbag-o nga gihimo sa matag bersyon. Ang produkto adunay duha ka blockset nga edisyon: ang standard blockset ug ang advanced blockset. Ang standard blockset anaa alang sa Intel Quartus Prime Standard Edition, samtang ang advanced blockset anaa alang sa Intel Quartus Prime Pro Edition ug Intel Quartus Prime Standard Edition. Ang produkto adunay mga kinahanglanon sa sistema nga kinahanglan matuman alang sa husto nga pag-instalar ug paggamit. Nagkinahanglan kini og labing menos usa ka bersyon sa The MathWorks MATLAB ug Simulink tool, nga adunay suporta alang sa 64-bit nga bersyon sa MATLAB. Ang bersyon sa software sa Intel Quartus Prime kinahanglan nga motakdo sa bersyon sa DSP Builder para sa Intel FPGAs nga gigamit. Ang advanced blockset naggamit sa Simulink fixed-point nga mga tipo para sa tanang operasyon ug nanginahanglan ug lisensyado nga bersyon sa Simulink Fixed Point. Girekomenda usab sa Intel ang DSP System Toolbox ug ang Communications System Toolbox alang sa dugang nga gamit.
Mga Instruksyon sa Paggamit sa Produkto
- Siguroha nga ikaw adunay usa ka compatible nga bersyon sa Ang MathWorks MATLAB ug Simulink himan nga gibutang sa imong workstation. Ang himan nagsuporta lamang sa 64-bit nga mga bersyon sa MATLAB.
- Siguroha nga ikaw adunay tukma nga bersyon sa Intel Quartus Prime software nga na-install. Ang bersyon kinahanglan nga mohaum sa bersyon sa DSP Builder para sa Intel FPGAs nga imong gigamit.
- Ilunsad ang DSP Builder alang sa Intel FPGAs ug ablihi ang graphical interface.
- Idisenyo ang imong DSP system gamit ang block diagram approach nga gihatag sa himan. Gamita ang magamit nga mga bloke ug mga bahin aron matukod ang imong gusto nga algorithm.
- Dad-a ang advantage sa Simulink fixed-point nga mga tipo para sa tanang operasyon sa imong disenyo. Siguruha nga adunay ka kinahanglan nga mga lisensya alang sa Simulink Fixed Point.
- Kung kinahanglan nimo ang dugang nga gamit, hunahunaa ang paggamit sa DSP System Toolbox ug sa Communications System Toolbox, nga girekomenda sa Intel.
- Kung kompleto na ang imong disenyo, mahimo nimong mamugna ang gikinahanglan files alang sa pagprograma sa usa ka Intel FPGA.
Pinaagi sa pagsunod niini nga mga panudlo sa paggamit, mahimo nimong epektibo nga magdesinyo ug mag-implementar sa mga algorithm sa DSP sa mga Intel FPGA gamit ang DSP Builder alang sa mga Intel FPGA.
DSP Builder alang sa Intel® FPGAs Release Notes
May Kalabutan nga Impormasyon
- Base sa Kahibalo
- Pag-instalar ug Paglisensya sa Software
Sayop
Ang Errata mga depekto o mga sayup sa pag-andar, nga mahimong hinungdan sa pagtipas sa produkto gikan sa gipatik nga mga detalye. Ang mga isyu sa dokumentasyon naglakip sa mga sayop, dili klaro nga mga deskripsyon, o mga pagtangtang gikan sa kasamtangan nga gipatik nga mga detalye o mga dokumento sa produkto.
Para sa bug-os nga impormasyon sa errata ug sa mga bersyon nga apektado sa errata, tan-awa ang Kahibalo Base panid sa Intel® website.
May Kalabutan nga Impormasyon
Base sa Kahibalo
DSP Builder alang sa Intel FPGAs Advanced Blockset Revision History
| Bersyon | Petsa | Deskripsyon |
| 22.4 | 2022.12.12 | Gidugang ang Matrix Multiply Engine Design Example. |
| 22.3 | 2022.09.30 | • Mas maayo nga performance:
— Gigamit na karon sa DSP Builder ang FP DSP block para sa FP16 ug Bfloat16, hustong pagka-round, Idugang, Sub or AddSub sa Intel Agilex device - Gihatagan og access sa DSP heavy ug DSP light architectures alang sa exponential ug natural nga log sa DSP Builder blockset. - gipaayo ang paggamit sa FP FFT logic alang sa duha ka mas ubos nga katukma nga mga format sa FP: FP16 ug FP19. • Gipauswag nga paghiusa sa mga disenyo sa DSP Builder sa ubang IP sa Platform Designer. — Ang DSP Builder dili mag-unroll apan maghiusa sa mga vector sa (opsyonal) nga komplikado nga mga signal isip usa ka conduit entity. — Mahimo ka usab mag-assign ug usa ka naandan nga papel sa agianan. Ang DSP Builder awtomatik nga nag-assign sa daghang mga conduit nga adunay talagsaon nga mga ngalan pinaagi sa pag-prefix sa interface sa DSP Builder nga modelo nga ngalan. • Gipauswag ang default configuration sa FFT mga bloke aron mamenosan ang mga sayup kung usbon ang mga parameter sa FFT. • Gihatag nga kapilian sa pag-reset sa internal nga kahimtang sa GIPADAYAG ni FIR block sa panahon sa usa ka mainit nga pag-reset. • Gidugang ang usa ka librarya nga naglangkob sa mga bloke sa Simulink nga gisuportahan sa disenyo sa DSP Builder. |
| 22.2 | 2022.03.30 | Gipakunhod ang internal nga pag-uli nga ihap sa CORDIC block aron makunhuran ang paggamit sa kapanguhaan ug madugangan ang katukma. |
| nagpadayon… | ||
| Bersyon | Petsa | Deskripsyon |
| 22.1 | 2022.06.30 | • Gidugang ang latency nga pagtaho sa GPIO block (susama sa pagreport sa latency sa Channel IO
mga bloke). • Gidugang ang hybrid back-to-back VFFT block, nga nagsuporta sa padayon nga pag-streaming sa datos kung mausab ang gidak-on sa FFT nga dili kinahanglan nga i-flush ang pipeline sa FFT. • Gidugang nga suporta alang sa Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX sa DSP Builder Advanced Pro. Kinahanglan nimong i-compile ang namugna nga RTL gamit ang Intel Quartus Std nga edisyon. • Extended sa read-access control mekanismo sa SharedMems block • Gipauswag ang DSP block packing pinaagi sa pagkabig Idugang, Sub, ug Mux sa usa ka dinamikong AddSub block |
| 21.4 | 2021.12.30 | Gidugang AXI4StreamReceiver ug AXI4StreamTransmitter ngadto sa Pag-streaming librarya |
| 21.3 | 2021.09.30 | • Gidugang DFT Library uban sa DFT, ReorderBlock, ug ReorderAndRescale mga bloke
• Gidugang nga suporta alang sa Cyclone V device • Gidugang ang advisory read access (RA) nga mga kontrol sa DSP Builder memory blocks • Gidugang ang gipasimple nga back-to-back FFT blockset • Gidugang nga kapabilidad sa pag-instalar sa DSP Builder nga standalone nga wala magkinahanglan ug bersyon-compatible nga Intel Quartus Prime installation |
| 21.1 | 2021.06.30 | • Gidugang Katapusan nga Makina sa Estado block ug design example.
• Gidugang nga suporta alang sa MATLAB nga bersyon: R2020b |
| 20.1 | 2020.04.13 | Gitangtang ang tigpili sa aparato sa Mga Parameter sa Device panel. |
| 2019.09.01 | Gidugang nga suporta alang sa Intel Agilex® nga mga aparato. | |
| 19.1 | 2019.04.01 | • Gidugang nga suporta alang sa duha ka bag-ong floating-point type float16_m7 (bfloat) ug float19_m10.
• Gidugang nagsalig latency bahin. • Gidugang ang FIFO buffer fill-level nga pagreport. |
| 18.1 | 2018.09.17 | • Gidugang HDL import.
• Gidugang C++ software models. |
| 18.0 | 2018.05.08 | • Gidugang nga suporta alang sa awtomatikong pag-reset sa pagminus sa mga disenyo sa DSP Builder. Ang pag-reset sa pagminus nagtino sa labing gamay nga set sa mga rehistro sa usa ka disenyo nga nanginahanglan pag-reset, samtang gipadayon ang husto nga pagpaandar sa disenyo. Ang pagkunhod sa gidaghanon sa mga rehistro nga gi-reset sa DSP Builder mahimong makahatag og mas maayo nga kalidad sa mga resulta ie pagkunhod sa lugar ug pagtaas sa Fmax.
• Gidugang nga suporta alang sa mga bit field sa SharedMem block. Kini nga mga natad naghatag og susama nga gamit sa kasamtangan nga bit field nga suporta sa RegField ug RegOut mga bloke. • Gidugang nga suporta sa beta alang sa pag-import sa HDL, nga naglakip sa VHDL o Verilog HDL nga synthesizable nga mga disenyo ngadto sa disenyo sa DSP Builder. Mahimo nimong i-cosimulate ang gi-import nga disenyo gamit ang mga sangkap sa DSP Builder Simulink. Ang pag-import sa HDL naglakip sa gamay nga user interface, apan nagkinahanglan og pipila ka manwal nga pag-setup. Aron magamit kini nga bahin, kinahanglan nimo ang usa ka lisensya alang sa himan sa MathWorks HDL Verifier. |
| 17.1 | 2017.11.06 | • Gidugang super-sample NCO design example.
• Gidugang nga suporta alang sa Intel Cyclone® 10 ug Intel Stratix® 10 nga mga himan. • Gitangtang mga higayon sa Mga signal block. • Gitangtang WYSIWYG opsyon sa Impormasyon sa Synthesis block. |
| 17.0 | 2017.05.05 | • Gi-rebrand isip Intel
• Wala na gamita Mga signal block • Gidugang Gaussian ug Random Number Generator design examples • Gidugang ang variable-size supersampnanguna sa disenyo sa FFT example • Gidugang HybridVFFT block • Gidugang Kinatibuk-angVTwiddle ug Kinatibuk-angMultVTwiddle mga bloke |
| 16.1 | 2016.11.10 | • Gidugang 4-channel 2-antenna DUC ug DDC alang sa LTE reference design
• Gidugang BFU_simple block • Gibuhat nga Standard ug Pro nga mga edisyon. Gisuportahan sa Pro ang Arria 10 nga mga aparato; Gisuportahan sa Standard ang tanan nga ubang mga pamilya. • Gisalikway ang Mga signal block • Gidugang nga gamit para sa pag-set sa Avalon-MM interface settings sa DSP Builder menu |
| nagpadayon… | ||
| Bersyon | Petsa | Deskripsyon |
| 16.0 | 2016.05.02 | • Gi-organisar pag-usab ang mga librarya
• Gipauswag nga mga resulta sa pagpilo sa MAX 10 nga mga aparato • Gidugang bag-ong disenyo examples: - Gaussian Random Number Generator — DUC_4C4T4R ug DDC_4C4T4R LTE digital-up ug down-conversion • Gidugang bag-ong estratehiya sa pagpul-ong sa FFT: prune_to_widths() |
| 15.1 | 2015.11.11 | • Wala na gamita Dagan ang Quartus II ug Run Modelsim mga bloke
• Gidugang nga suporta sa pagtabok sa orasan • Gidugang reconfigurable FIR pagsala • Mas maayo nga mga interface sa bus: - Gipauswag ang pagsusi ug pagreport sa sayup - Gipauswag ang katukma sa simulation - Gipauswag nga pagpatuman sa lohika sa ulipon sa bus - Gipauswag nga pagtabok sa orasan • Giusab ang pipila ka Avalon-MM interface • Gidugang bag-ong mga bloke: — Pagkuha sa mga Bili — Fanout — Paghunong — Vectorfanout • Gidugang IIR: full-rate fixed-point ug IIR: full-rate floating-point demos • Gidugang transmit ug makadawat modem reference design |
| 15.0 | Mayo 2015 | • Dugang suporta alang sa SystemVerilog output
• Gidugang external memory library • Gidugang Eksternal nga Memorya block • Gidugang bag-o Tugoti ang pagsulat sa duha ka pantalan parameter sa DualMem block • Giusab ang mga parameter sa AvalonMMSlaveSettings block |
| 14.1 | Disyembre 2014 | • Gidugang nga suporta alang sa Arria 10 nga hard-floating-point blocks
• Gidugang BusStimulus ug BusStimulusFileAng mga magbabasa nag-block sa memory-mapped nga mga rehistro nga disenyo example. • Gidugang AvalonMMSlaveSettings block ug DSP Builder> Avalon Interfaces> Avalon-MM nga ulipon opsyon sa menu • Gikuha ang mga parameter sa bus gikan sa Control ug Signal blocks • Gitangtang ang mosunod nga disenyo examples: — Colour Space Converter (Pag-ambit sa Kapanguhaan) - Pag-interpolating sa FIR Filter nga adunay Pag-update sa mga Coefficient - Primitive FIR Filter (Pag-ambit sa Kapanguhaan) — Single-Stage IIR Filter (Pag-ambit sa Kapanguhaan) - Tulo ka-stage IIR Filter (Pag-ambit sa Kapanguhaan) • Gidugang nga suporta sa system-in-the-loop • Gidugang bag-ong mga bloke: - Klasipikasyon sa floating-point — Ang floating-point multiply matigom - Gidugang hypotenuse function sa math block • Gidugang nga disenyo examples: - Kolor nga space converter - Komplikado nga FIR - CORDIC gikan sa Primitive Blocks - Pagkunhod sa crest factor - Pagpilo FIR — Variable Integer Rate Decimation Filter - Pagsunud sa Vector - sunud-sunod ug iterative |
| nagpadayon… | ||
| Bersyon | Petsa | Deskripsyon |
| • Gidugang nga mga disenyo sa pakisayran:
- Pagkunhod sa crest factor - Direkta nga RF nga adunay Synthesizable Testbench - Dynamic nga Decimation Filter - Ma-reconfigurable nga Decimation Filter — Variable Integer Rate Decimation Filter • Gitangtang resource sharing folder • Gi-update nga ALU folder |
||
| 14.0 | Hunyo 2014 | • Gidugang nga suporta alang sa MAX 10 FPGAs.
• Gikuha ang suporta alang sa Cyclone III ug Stratix III nga mga himan • Gipauswag DSP Builder Run ModelSim kapilian, nga karon nagtugot kanimo sa pagpadagan sa ModelSim alang sa top-level nga disenyo o indibidwal nga mga submodules • Giusab ang henerasyon sa HDL ngadto sa direktoryo sa lebel sa device (ubos sa gipiho nga target nga RTL nga direktoryo) kay sa usa ka hierarchy sa mga direktoryo • Gidugang read signal sa bus interface • Gidugang klaro nga pantalan sa FIFO • Wala na gamita ang 13 ka FFT blocks • Gidugang bag-ong disenyo examples: - Avalon-ST Interface (Input ug Output FIFO Buffer) nga adunay Backpressure - Avalon-ST Interface (Output FIFO Buffer) nga adunay Backpressure - Fixed-point nga mga function sa matematika — Fractional square root gamit ang CORDIC - Normalizer — Parallel FFT — Parallel Floating-Point FFT — Square root gamit ang CORDIC — Mabalhin nga FFT/iFFT — Variable-Size Fixed-Point FFT — Variable-Size Fixed-Point FFT nga walay BitReverseCoreC Block — Variable-Size Fixed-Point iFFT — Variable-Size Fixed-Point iFFT nga walay BitReverseCoreC Block — Variable-Size nga Floating-Point FFT — Variable-Size Floating-Point FFT nga walay BitReverseCoreC Block — Variable-Size nga Floating-Point iFFT — Variable-Size Floating-Point iFFT nga walay BitReverseCoreC Block • Gidugang bag-ong mga bloke: - Angkla nga Paglangan — Gipaandar ang Delay Line — Gipaandar ang Paglangan sa Feedback — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P, ug FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X, ug FFT64X — FFT2, FFT4, VFFT2, ug VFFT4 — General Multitwiddle ug General Twiddle (GeneralMultiTwiddle, GeneralTwiddle) — Hybrid FFT (Hybrid_FFT) — Parallel Pipelined FFT (PFFT_Pipe) — Andam |
| 13.1 | Nobyembre 2013 | • Gitangtang ang suporta alang sa mosunod nga mga himan:
— Arria GX - Bagyo II — HardCopy II, HardCopy III, ug HardCopy IV — Stratix, Stratix II, Stratix GX, ug Stratix II GX • Mas maayo nga ALU folding flow • Gidugang bag-ong mga gimbuhaton sa Math block. |
| nagpadayon… | ||
| Bersyon | Petsa | Deskripsyon |
| • Gidugang ang opsyon sa Simulink fi block sa Const, DualMem, ug LUT blocks
• Gidugang bag-ong disenyo examples: — Variable-precision real-time nga FFT - Pag-interpolating sa FIR Filter nga adunay pag-update nga mga coefficient - Time-delay beamformer • Gidugang bag-ong mga bloke: - Angkla nga Paglangan — Polinomyal — TwiddleAngle - TwiddleROM ug TwiddleROMF - VariableBitReverse — VFFT |
||
| 13.0 | Mayo 2013 | • Gi-update nga block sa device nga adunay bag-ong Device Selector menu.
• Gidugang bag-ong ModelPrim blocks: - Const Mult — Bahina — MinMax — Isalikway - Produkto sa Scalar • Gidugang siyam ka bag-ong FFT blocks • Gidugang ang napulo ka bag-ong mga demonstrasyon sa FFT |
| 12.1 | Nobyembre 2012 | • Gidugang ALU folding feature
• Gidugang ang gipauswag nga katukma nga mga kapilian sa floating-point • Gidugang ang mosunod nga bag-ong mga bloke sa ModelPrim: — AddSub - AddSubFused — CmpCtrl — Math — Maximum ug Minimum — MinMaxCtrl — Bilog — Trig • Gidugang ang mosunod nga bag-ong FFT blocks: - Edge Detect (EdgeDetect) - Pulse Divider (PulseDivider) — Pulse Multiplier (PulseMultiplier) — Bit-Reverse FFT nga adunay Natural Output (FFT_BR_Natural) • Gidugang ang mosunod nga bag-ong FIR design examples: — Super-sample decimating FIR filter — Super-sampAng fractional nga FIR filter • Gidugang ang posisyon, katulin, ug kasamtangan nga kontrol sa AC motors (nga adunay ALU folding) nga disenyo example |
May Kalabutan nga Impormasyon
DSP Builder Advanced Blockset Handbook
Mga Kinahanglanon sa Sistema
- Ang DSP Builder para sa Intel FPGAs nag-uban sa MathWorks MATLAB ug Simulink nga mga himan ug sa Intel Quartus® Prime software.
- Siguroha nga bisan usa ka bersyon sa Ang MathWorks MATLAB ug Simulink nga himan anaa sa imong workstation sa dili pa nimo i-install ang DSP Builder para sa Intel FPGAs. Kinahanglan nimong gamiton ang parehas nga bersyon sa Intel Quartus Prime software ug DSP Builder para sa mga Intel FPGA. Ang DSP Builder alang sa Intel FPGAs nagsuporta lamang sa 64-bit nga mga bersyon sa MATLAB.
- Gikan sa v18.0, ang DSP Builder alang sa Intel FPGAs advanced blockset anaa alang sa Intel Quartus Prime Pro Edition ug Intel Quartus Prime Standard Edition. Ang DSP Builder alang sa Intel FPGAs standard blockset anaa lamang sa Intel Quartus Prime Standard Edition.
Talaan 2. DSP Builder para sa Intel FPGAs MATLAB Dependencies
| Bersyon | Mga Bersyon nga Gisuportahan sa MATLAB | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard nga Edisyon | Intel Quartus Prime Pro Edition | ||
| 22.4 | Dili magamit | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Dili magamit | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Dili magamit | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Dili magamit | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Dili magamit | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Dili magamit | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Dili magamit | R2019a R2018b R2018a R2017b | |
| nagpadayon… | |||
| Bersyon | Mga Bersyon nga Gisuportahan sa MATLAB | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard nga Edisyon | Intel Quartus Prime Pro Edition | ||
| R2017a R2016b | |||
| 19.1 | Wala gisuportahan | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Mubo nga sulat:
Ang DSP Builder para sa Intel FPGAs advanced blockset naggamit sa Simulink fixed-point nga mga tipo para sa tanang operasyon ug nanginahanglan ug lisensyado nga bersyon sa Simulink Fixed Point. Girekomenda usab sa Intel ang DSP System Toolbox ug ang Communications System Toolbox, nga gidesinyo sa pipila exampgamay gamit.
May Kalabutan nga Impormasyon
Pag-install ug Paglilisensya sa Intel Software.
DSP Builder para sa Intel® FPGAs Release Notes 9
Mga Dokumento / Mga Kapanguhaan
 |
intel DSP Builder alang sa Intel FPGAs [pdf] Giya sa Gumagamit DSP Builder para sa Intel FPGAs, Builder para sa Intel FPGAs, Intel FPGAs, FPGAs |