DSP Builder fyrir Intel FPGA
Upplýsingar um vöru
Varan er kölluð DSP Builder fyrir Intel FPGA. Það er hugbúnaðarverkfæri sem gerir notendum kleift að hanna og innleiða stafræna merkjavinnslu (DSP) reiknirit á Intel FPGA. Tólið býður upp á grafískt viðmót sem samþættist MathWorks MATLAB og Simulink tólið, sem gerir notendum kleift að hanna DSP kerfi með því að nota blokkskýringaraðferð. Tólið hefur mismunandi útgáfur, þar sem nýjasta útgáfan er 22.4. Varan hefur farið í gegnum nokkrar endurskoðun, þar sem hver endurskoðun kynnir nýja eiginleika, villuleiðréttingar og endurbætur. Endurskoðunarferilstaflan gefur yfirlit yfir þær breytingar sem gerðar voru í hverri útgáfu. Varan hefur tvær blokkaútgáfur: staðlaða blokkasettið og háþróaða blokkasettið. Staðlaða blokkasettið er fáanlegt fyrir Intel Quartus Prime Standard Edition, en háþróaða blokkasettið er fáanlegt fyrir bæði Intel Quartus Prime Pro Edition og Intel Quartus Prime Standard Edition. Varan hefur kerfiskröfur sem þarf að uppfylla fyrir rétta uppsetningu og notkun. Það þarf að minnsta kosti eina útgáfu af MathWorks MATLAB og Simulink tólinu, með stuðningi fyrir 64 bita útgáfur af MATLAB. Intel Quartus Prime hugbúnaðarútgáfan ætti að passa við útgáfuna af DSP Builder fyrir Intel FPGA sem verið er að nota. Háþróaða blokkasettið notar Simulink fastapunktagerðir fyrir allar aðgerðir og krefst leyfisútgáfu af Simulink Fixed Point. Intel mælir einnig með DSP System Toolbox og Communication System Toolbox fyrir frekari virkni.
Notkunarleiðbeiningar fyrir vöru
- Gakktu úr skugga um að þú sért með samhæfa útgáfu af MathWorks MATLAB og Simulink tólinu uppsett á vinnustöðinni þinni. Tólið styður aðeins 64-bita útgáfur af MATLAB.
- Gakktu úr skugga um að þú hafir viðeigandi útgáfu af Intel Quartus Prime hugbúnaðinum uppsett. Útgáfan ætti að passa við útgáfuna af DSP Builder fyrir Intel FPGA sem þú ert að nota.
- Ræstu DSP Builder fyrir Intel FPGA og opnaðu grafíska viðmótið.
- Hannaðu DSP kerfið þitt með því að nota blokkskýringaraðferðina sem tólið býður upp á. Notaðu tiltækar blokkir og eiginleika til að búa til æskilegt reiknirit.
- Taktu forskottage af Simulink föstum tegundum fyrir allar aðgerðir í hönnun þinni. Gakktu úr skugga um að þú hafir nauðsynleg leyfi fyrir Simulink Fixed Point.
- Ef þú þarft frekari virkni skaltu íhuga að nota DSP System Toolbox og Communication System Toolbox, sem Intel mælir með.
- Þegar hönnun þinni er lokið geturðu búið til nauðsynlegar files til að forrita Intel FPGA.
Með því að fylgja þessum notkunarleiðbeiningum muntu geta hannað og innleitt DSP reiknirit á skilvirkan hátt á Intel FPGA með DSP Builder fyrir Intel FPGA.
DSP Builder fyrir Intel® FPGA útgáfuskýringar
Tengdar upplýsingar
- Þekkingargrunnur
- Uppsetning hugbúnaðar og leyfisveitingar
Erratum
Errata eru virkni gallar eða villur, sem geta valdið því að varan víki frá birtum forskriftum. Skjalavandamál fela í sér villur, óljósar lýsingar eða aðgerðaleysi úr núverandi birtum forskriftum eða vöruskjölum.
Fyrir allar upplýsingar um errata og þær útgáfur sem eru fyrir áhrifum af errata, sjá Knowledge Base síðu Intel® websíða.
Tengdar upplýsingar
Þekkingargrunnur
DSP Builder fyrir Intel FPGAs Advanced Blockset Revision History
| Útgáfa | Dagsetning | Lýsing |
| 22.4 | 2022.12.12 | Bætt við Matrix Multiply Engine Design Example. |
| 22.3 | 2022.09.30 | • Bætt frammistaða:
— DSP Builder notar nú FP DSP blokkina fyrir FP16 og Bfloat16, rétt ávöl, Bæta við, Sub or AddSub á Intel Agilex tækjum — Veitti aðgang að DSP þungum og DSP léttum arkitektúrum fyrir veldisvísis og náttúrulega skráningu í DSP Builder blokksettinu. — bætt FP FFT rökfræðinotkun fyrir tvö FP snið með lægri nákvæmni: FP16 og FP19. • Bætt samþætting DSP Builder hönnunar við önnur IP í Platform Designer. — DSP Builder rúllar ekki upp en heldur saman vigurum (valkvætt) flókinna merkja sem eina leiðslueiningu. — Þú getur líka úthlutað sérsniðnu hlutverki fyrir rásina. DSP Builder úthlutar sjálfkrafa mörgum rásum með einstökum nöfnum með því að setja DSP Builder líkanið í viðmótið í forskeyti. • Bætti sjálfgefna stillingu á FFT blokkir til að lágmarka villur þegar FFT breytum er breytt. • Veitt valkostur til að endurstilla innra ástand FIR loka meðan á heitri endurstillingu stendur. • Bætt við bókasafni sem inniheldur Simulink kubba sem DSP Builder hannar styðja. |
| 22.2 | 2022.03.30 | Minni innri endurtekningatalning inn CORDIC blokk til að draga úr auðlindanotkun og auka nákvæmni. |
| áfram… | ||
| Útgáfa | Dagsetning | Lýsing |
| 22.1 | 2022.06.30 | • Bætt við töf skýrslugerð við GPIO blokk (svipað og töf tilkynningar um Rás IO
blokkir). • Bætt við blendingi bak við bak VFFT blokk, sem styður stöðuga streymi gagna þegar FFT stærð breytist án þess að þurfa að skola FFT leiðsluna. • Bætt við stuðningi fyrir Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX í DSP Builder Advanced Pro. Þú verður að setja saman myndaða RTL með Intel Quartus Std útgáfu. • Útvíkkaði lestraraðgangsstýringarkerfið til SharedMems blokk • Bætt DSP blokkapökkun með því að breyta Bæta við, Sub, og Mux að kraftmiklu AddSub blokk |
| 21.4 | 2021.12.30 | Bætt við AXI4Stream móttakari og AXI4Stream Sendandi til Straumspilun bókasafn |
| 21.3 | 2021.09.30 | • Bætt við DFT bókasafni með DFT, EndurraðaBlokk, og ReorderAndRescale blokkir
• Bætt við stuðningi fyrir Cyclone V tæki • Bætt við ráðgefandi lesaðgangi (RA) við DSP Builder minnisblokkir • Bætt við einfaldaðri FFT kubbasetti • Bætt við möguleika til að setja upp DSP Builder sjálfstæðan án þess að þurfa útgáfusamhæfða Intel Quartus Prime uppsetningu |
| 21.1 | 2021.06.30 | • Bætt við Finite State vél blokk og hönnun example.
• Bætt við stuðningi við MATLAB útgáfu: R2020b |
| 20.1 | 2020.04.13 | Fjarlægði tækisvalinn í Færibreytur tækisins spjaldið. |
| 2019.09.01 | Bætt við stuðningi fyrir Intel Agilex® tæki. | |
| 19.1 | 2019.04.01 | • Bætti við stuðningi við tvær nýjar flotpunktagerðir float16_m7 (bfloat) og float19_m10.
• Bætt við háð leyndareiginleika. • Bætt við FIFO biðminni áfyllingarstigsskýrslu. |
| 18.1 | 2018.09.17 | • Bætt við HDL innflutningi.
• Bætt við C++ hugbúnaðargerðum. |
| 18.0 | 2018.05.08 | • Bætt við stuðningi við sjálfvirka endurstillingu lágmarks DSP Builder hönnun. Lágmörkun endurstilla ákvarðar lágmarks sett af skrám í hönnun sem þarfnast endurstillingar, en viðhalda réttri virkni hönnunarinnar. Að fækka skrám sem DSP Builder endurstillir getur gefið betri gæði niðurstaðna þ.e. minnkað flatarmál og aukið Fmax.
• Bætti við stuðningi fyrir bitareiti við SharedMem blokk. Þessir reitir veita hliðstæða virkni og núverandi bitasviðsstuðningur í RegField og RegOut blokkir. • Bætti við beta stuðningi fyrir HDL innflutning, sem fellur inn VHDL eða Verilog HDL samþætta hönnun í DSP Builder hönnun. Þú getur síðan líkt eftir innfluttu hönnuninni með DSP Builder Simulink íhlutum. HDL innflutningur inniheldur lágmarks notendaviðmót, en krefst einhverrar handvirkrar uppsetningar. Til að nota þennan eiginleika þarftu leyfi fyrir MathWorks HDL Verifier tólinu. |
| 17.1 | 2017.11.06 | • Bætt við ofur-sample NCO hönnun example.
• Bætt við stuðningi fyrir Intel Cyclone® 10 og Intel Stratix® 10 tæki. • Fjarlægð tilvik af Merki blokk. • Eydd WYSIWYG valmöguleika á SynthesisInfo blokk. |
| 17.0 | 2017.05.05 | • Endurmerkt sem Intel
• Úrelt Merki blokk • Bætt við Gaussian og Random Number Generator hönnun tdamples • Bætt við breytilegum stórum supersampleiddi FFT hönnun example • Bætt við HybridVFFT blokk • Bætt við GeneralVTwiddle og AlmenntMultVTwiddle blokkir |
| 16.1 | 2016.11.10 | • Bætt við 4 rása 2 loftnet DUC og DDC fyrir LTE viðmiðunarhönnun
• BFU_einföld blokk bætt við • Búið til Standard og Pro útgáfur. Pro styður Arria 10 tæki; Standard styður allar aðrar fjölskyldur. • Úrelti Merki blokk • Bætt við virkni til að stilla Avalon-MM viðmótsstillingar í DSP Builder valmyndinni |
| áfram… | ||
| Útgáfa | Dagsetning | Lýsing |
| 16.0 | 2016.05.02 | • Endurskipulögð bókasöfn
• Bætt niðurbrot á MAX 10 tækjum • Bætt við nýrri hönnun tdamples: — Gaussískur slembitölugenerator — DUC_4C4T4R og DDC_4C4T4R LTE stafræn upp- og niðurbreyting • Bætt við nýrri FFT pruning stefnu: prune_to_widths() |
| 15.1 | 2015.11.11 | • Úrelt Keyra Quartus II og Keyra Modelsim blokkir
• Bætt við stuðningi við klukkuferð • Bætt við endurstillanlegum FIR síum • Bætt strætóviðmót: — Bætt villueftirlit og skýrslugerð - Bætt uppgerð nákvæmni — Bætt innleiðing rútuþrælsrökfræði — Bætt klukkuferð • Breytti nokkrum Avalon-MM viðmótum • Nýjum kubbum bætt við: — Handtaka gildi — Fanout — Gera hlé — Vectorfanout • Bætt við IIR: föstum punkti með fullri gengi og IIR: sýnikenndum með fullri hraða með fljótandi punkti • Bætt við sendingar- og móttökuviðmiðunarhönnun |
| 15.0 | maí 2015 | • Bætt við stuðningi fyrir SystemVerilog úttak
• Bætt við ytri minningarsafni • Bætt við Ytra minni blokk • Nýtt bætt við Leyfa skrif á báðum höfnum breytu til DualMem blokk • Kveikt á breyttum breytum AvalonMMSlaveSettings blokk |
| 14.1 | desember 2014 | • Bætti við stuðningi fyrir Arria 10 harða fljótandi punkta kubba
• BusStimulus og BusStimulus bætt viðFileLesarablokkir í minniskortaðar skrár hönnun tdample. • Bætt við AvalonMMSlaveSettings blokk og DSP Builder > Avalon tengi > Avalon-MM þræll valmynd • Fjarlægðar strætóbreytur úr stjórn- og merkjablokkum • Fjarlægði eftirfarandi hönnun tdamples: — Litarýmisbreytir (samnýting auðlinda) — Interpolating FIR sía með uppfærslustuðlum — Frumstæð FIR-sía (samnýting auðlinda) — Einhleypur-Stage IIR sía (tilföng samnýtingar) — Þrjár-stage IIR sía (tilföng samnýtingar) • Bætt við stuðning við kerfi í lykkju • Nýjum kubbum bætt við: — Flotpunktsflokkari — Fljótandi margfaldur safnast upp — Bætti undirstúkufalli við stærðfræðiblokk • Bætt við hönnun tdamples: — Litarýmisbreytir — Flókið FIR — CORDIC frá Primitive Blocks — Crest factor lækkun — Folding FIR — Breytileg heiltöluhlutfallssía — Vektorflokkun – raðbundin og endurtekin |
| áfram… | ||
| Útgáfa | Dagsetning | Lýsing |
| • Bætt við tilvísunarhönnun:
— Crest factor lækkun — Bein RF með Synthesizable Testbekk — Dynamic decimation filter — Endurstillanleg decimationssía — Breytileg heiltöluhlutfallssía • Fjarlægði deilingarmöppu tilfanga • Uppfærð ALU mappa |
||
| 14.0 | júní 2014 | • Bætt við stuðningi fyrir MAX 10 FPGA.
• Fjarlægður stuðningur fyrir Cyclone III og Stratix III tæki • Bætt DSP Builder Keyra ModelSim valkostur, sem gerir þér nú kleift að keyra ModelSim fyrir hönnunina á efstu stigi eða einstakar undireiningar • Breytti framleiðslu HDL í möppu á tækjastigi (undir tilgreindri RTL-markskrá) frekar en í stigveldi möppum • Bætt við lesmerki á rútuviðmóti • Bætt við hreinu tengi á FIFO • Úreltir 13 FFT kubbar • Bætt við nýrri hönnun tdamples: — Avalon-ST tengi (inntak og úttak FIFO buffer) með bakþrýstingi — Avalon-ST tengi (úttak FIFO buffer) með bakþrýstingi — Stærðfræðiaðgerðir með föstum punkti — Kvaðratrót með því að nota CORDIC — Normalizer — Samhliða FFT — Samhliða flotpunktur FFT — Kvaðratrót með CORDIC — Hægt að skipta um FFT/iFFT — FFT með breytilegri stærð með föstum punkti — Fixed-Point FFT með breytilegri stærð án BitReverseCoreC blokk — Fixed-Point iFFT með breytilegri stærð — Fixed-Point iFFT með breytilegri stærð án BitReverseCoreC blokk — FFT með breytilegri stærð með fljótandi punkti — Floating-Point FFT með breytilegri stærð án BitReverseCoreC blokk — Floating-Point iFFT með breytilegri stærð — Floating-Point iFFT með breytilegri stærð án BitReverseCoreC blokk • Nýjum kubbum bætt við: — Töf við akkeri — Kveikt á seinkunarlínu — Kveikt á endurgjöf seinkun — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P og FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X og FFT64X — FFT2, FFT4, VFFT2 og VFFT4 — General Multitwiddle og General Twiddle (GeneralMultiTwiddle, GeneralTwiddle) — Hybrid FFT (Hybrid_FFT) — Samhliða leiðsla FFT (PFFT_Pipe) — Tilbúið |
| 13.1 | nóvember 2013 | • Fjarlægður stuðningur fyrir eftirfarandi tæki:
— Arria GX — Hvirfilbylur II — HardCopy II, HardCopy III og HardCopy IV — Stratix, Stratix II, Stratix GX og Stratix II GX • Bætt ALU samanbrotsflæði • Nýjum aðgerðum bætt við stærðfræðiblokk. |
| áfram… | ||
| Útgáfa | Dagsetning | Lýsing |
| • Bætti Simulink fi blokkarvalkosti við Const, DualMem og LUT blokkir
• Bætt við nýrri hönnun tdamples: — Rauntíma FFT með breytilegri nákvæmni — Interpolating FIR sía með uppfærslustuðlum — Tímatöf geislamyndara • Nýjum kubbum bætt við: — Töf við akkeri — Margliða — TwiddleAngle — TwiddleROM og TwiddleROMF — VariableBitReverse — VFFT |
||
| 13.0 | maí 2013 | • Uppfært tækjablokk með nýjum valmynd Tækjavals.
• Bætt við nýjum ModelPrim kubbum: — Const Mult — Skiptu — MinMax — Neita — Skalarvara • Níu nýjum FFT kubbum bætt við • Tíu nýjum FFT sýningum bætt við |
| 12.1 | nóvember 2012 | • Bætt við ALU-fellingareiginleika
• Bætt við aukinni nákvæmni fljótandi punktavalkosta • Bætti við eftirfarandi nýjum ModelPrim kubbum: — AddSub — AddSubFused — CmpCtrl — Stærðfræði — Hámark og lágmark — MinMaxCtrl — Umferð — Trigg • Bætti við eftirfarandi nýjum FFT kubbum: — Edge Detect (EdgeDetect) — Pulse Divider (PulseDivider) — Púlsmargfaldari (PulseMultiplier) — Bit-Reverse FFT með náttúrulegum útgangi (FFT_BR_Natural) • Bætti við eftirfarandi nýju FIR hönnun tdamples: — Ofur-sample decimating FIR sía — Ofur-sample fractional FIR sía • Bætti við stöðu, hraða og straumstýringu fyrir AC mótora (með ALU samanbrjótandi) hönnun tdample |
Tengdar upplýsingar
DSP Builder Advanced Blockset Handbook
Kerfiskröfur
- DSP Builder fyrir Intel FPGAs samþættast MathWorks MATLAB og Simulink verkfærin og með Intel Quartus® Prime hugbúnaðinum.
- Gakktu úr skugga um að að minnsta kosti ein útgáfa af MathWorks MATLAB og Simulink tólinu sé tiltæk á vinnustöðinni þinni áður en þú setur upp DSP Builder fyrir Intel FPGA. Þú ættir að nota sömu útgáfu af Intel Quartus Prime hugbúnaðinum og DSP Builder fyrir Intel FPGA. DSP Builder fyrir Intel FPGA styður aðeins 64 bita útgáfur af MATLAB.
- Frá v18.0, DSP Builder fyrir Intel FPGAs háþróaða blokkasett er fáanlegt fyrir Intel Quartus Prime Pro Edition og Intel Quartus Prime Standard Edition. DSP Builder fyrir Intel FPGA staðlaða blokkasettið er aðeins fáanlegt fyrir Intel Quartus Prime Standard Edition.
Tafla 2. DSP Builder fyrir Intel FPGA MATLAB ósjálfstæði
| Útgáfa | MATLAB studdar útgáfur | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| 22.4 | Ekki í boði | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Ekki í boði | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Ekki í boði | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Ekki í boði | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Ekki í boði | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Ekki í boði | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Ekki í boði | R2019a R2018b R2018a R2017b | |
| áfram… | |||
| Útgáfa | MATLAB studdar útgáfur | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard Edition | Intel Quartus Prime Pro Edition | ||
| R2017a R2016b | |||
| 19.1 | Ekki stutt | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Athugið:
DSP Builder fyrir Intel FPGA háþróaða blokkasettið notar Simulink fastapunktagerðir fyrir allar aðgerðir og krefst leyfisútgáfu af Simulink Fixed Point. Intel mælir einnig með DSP System Toolbox og Communication System Toolbox, sem sumir hanna tdamples notkun.
Tengdar upplýsingar
Intel hugbúnaðaruppsetning og leyfisveiting.
DSP Builder fyrir Intel® FPGA útgáfuskýringar 9
Skjöl / auðlindir
 |
intel DSP Builder fyrir Intel FPGA [pdfNotendahandbók DSP Builder fyrir Intel FPGAs, Builder fyrir Intel FPGAs, Intel FPGAs, FPGAs |