DSP Builder pou Intel FPGAs
Enfòmasyon sou pwodwi
Yo rele pwodwi a DSP Builder pou Intel FPGAs. Li se yon zouti lojisyèl ki pèmèt itilizatè yo konsepsyon ak aplike algoritm pwosesis siyal dijital (DSP) sou Intel FPGAs. Zouti a bay yon koòdone grafik ki entegre ak zouti MathWorks MATLAB ak Simulink, ki pèmèt itilizatè yo desine sistèm DSP lè l sèvi avèk yon apwòch dyagram blòk. Zouti a gen diferan vèsyon, ak dènye vèsyon an se 22.4. Pwodwi a te pase plizyè revizyon, ak chak revizyon entwodwi nouvo karakteristik, koreksyon ensèk, ak amelyorasyon. Tablo istwa revizyon an bay yon rezime chanjman ki fèt nan chak vèsyon. Pwodwi a gen de edisyon blockset: blockset estanda a ak blockset avanse. Blockset estanda a disponib pou Intel Quartus Prime Standard Edition, pandan y ap blockset avanse disponib pou Intel Quartus Prime Pro Edition ak Intel Quartus Prime Standard Edition. Pwodwi a gen kondisyon sistèm ki bezwen satisfè pou enstalasyon ak itilizasyon apwopriye. Li mande pou omwen yon vèsyon MathWorks MATLAB ak zouti Simulink, ak sipò pou vèsyon 64-bit nan MATLAB. Vèsyon lojisyèl Intel Quartus Prime a ta dwe matche ak vèsyon DSP Builder pou Intel FPGA yo itilize. Blockset avanse a itilize kalite pwen fiks Simulink pou tout operasyon epi li mande vèsyon ki gen lisans Simulink Fixed Point. Intel rekòmande tou DSP System Toolbox ak Communications System Toolbox pou plis fonksyonalite.
Enstriksyon Itilizasyon Pwodwi
- Asire w ke ou gen yon vèsyon konpatib nan MathWorks MATLAB ak zouti Simulink enstale sou estasyon travay ou a. Zouti a sèlman sipòte vèsyon 64-bit nan MATLAB.
- Asire w ke ou gen vèsyon ki apwopriye a nan lojisyèl Intel Quartus Prime enstale. Vèsyon an ta dwe matche ak vèsyon DSP Builder pou Intel FPGA w ap itilize yo.
- Lanse DSP Builder pou Intel FPGAs epi louvri koòdone grafik la.
- Konsepsyon sistèm DSP ou a lè l sèvi avèk apwòch dyagram blòk zouti a bay. Sèvi ak blòk ki disponib ak karakteristik yo pou konstwi algorithm ou vle.
- Pran avantage nan kalite pwen fiks Simulink pou tout operasyon nan konsepsyon ou. Asire w ou genyen lisans ki nesesè pou Simulink Fixed Point.
- Si w bezwen plis fonksyonalite, konsidere itilize DSP System Toolbox ak Communications System Toolbox, ki se Intel rekòmande.
- Yon fwa konsepsyon ou fini, ou ka jenere sa ki nesesè files pou pwogramasyon yon Intel FPGA.
Si w swiv enstriksyon itilizasyon sa yo, w ap kapab byen konsepsyon ak aplike algoritm DSP sou Intel FPGA yo lè l sèvi avèk DSP Builder pou Intel FPGA.
DSP Builder pou Nòt lage Intel® FPGAs
Enfòmasyon ki gen rapò
- Konesans baz
- Enstalasyon lojisyèl ak lisans
Erata
Errata yo se domaj fonksyonèl oswa erè, ki ka lakòz pwodwi a devye de espesifikasyon pibliye. Pwoblèm dokimantasyon yo enkli erè, deskripsyon ki pa klè, oswa omisyon nan espesifikasyon aktyèl yo pibliye oswa dokiman pwodwi yo.
Pou jwenn enfòmasyon konplè sou errata ak vèsyon ki afekte nan errata, ale nan paj Konesans Intel® la. websit.
Enfòmasyon ki gen rapò
Konesans baz
DSP Builder pou Intel FPGAs Advanced Blockset Revizyon Istwa
| Version | Dat | Deskripsyon |
| 22.4 | 2022.12.12 | Te ajoute matris miltipliye konsepsyon motè Egzample. |
| 22.3 | 2022.09.30 | • Amelyore pèfòmans:
— DSP Builder kounye a itilize blòk FP DSP pou FP16 ak Bfloat16, kòrèkteman awondi, Ajoute, Sub or AddSub sou aparèy Intel Agilex — Bay aksè nan achitekti DSP lou ak DSP limyè pou boutèy eksponansyèl ak natirèl nan blòk DSP Builder la. — amelyore itilizasyon lojik FP FFT pou de fòma FP ki pi ba presizyon: FP16 ak FP19. • Amelyore entegrasyon DSP Builder desen ak lòt IP nan Platform Designer. — DSP Builder pa dewoule men kenbe ansanm vektè (si ou vle) siyal konplèks kòm yon sèl antite kanal. — Ou kapab tou bay yon wòl koutim nan kanal la. DSP Builder otomatikman bay plizyè kanal ak non inik lè li mete koòdone a prefiks ak non modèl DSP Builder. • Amelyore konfigirasyon default la nan FFT blòk pou minimize erè lè w ap chanje paramèt FFT yo. • Bay opsyon pou Reyajiste eta a entèn nan la FIR bloke pandan yon reset cho. • Te ajoute yon bibliyotèk ki gen blòk Simulink ke DSP Builder konsepsyon sipòte. |
| 22.2 | 2022.03.30 | Redwi konte iterasyon entèn nan KÒDIK blòk pou redwi itilizasyon resous ak ogmante presizyon. |
| kontinye… | ||
| Version | Dat | Deskripsyon |
| 22.1 | 2022.06.30 | • Te ajoute rapò latansi nan GPIO blòk (menm jan ak rapò latansi sou la Chèn IO
blòk). • Te ajoute yon ibrid back-to-back VFFT blòk, ki sipòte difizyon kontinyèl nan done lè gwosè a FFT chanje san yo pa oblije kole tiyo a FFT. • Te ajoute sipò pou Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX nan DSP Builder Advanced Pro. Ou dwe konpile RTL ki pwodui ak Intel Quartus Std edisyon. • Pwolonje mekanis kontwòl aksè lekti a SharedMems blòk • Amelyore anbalaj DSP blòk pa konvèti Ajoute, Sub, ak Mux nan yon dinamik AddSub blòk |
| 21.4 | 2021.12.30 | Te ajoute AXI4StreamReceiver epi AXI4StreamTransmitter a la Difizyon bibliyotèk |
| 21.3 | 2021.09.30 | • Te ajoute Bibliyotèk DFT ak DFT, ReorderBlock, ak ReorderAndRescale blòk
• Te ajoute sipò pou Cyclone V aparèy • Te ajoute kontwòl advisory read access (RA) nan blòk memwa DSP Builder • Te ajoute yon senplifye back-to-back FFT blockset • Te ajoute kapasite pou enstale DSP Builder otonòm san yo pa bezwen yon enstalasyon Intel Quartus Prime ki konpatib ak vèsyon. |
| 21.1 | 2021.06.30 | • Te ajoute Machin Eta fini blòk ak konsepsyon example.
• Te ajoute sipò pou vèsyon MATLAB: R2020b |
| 20.1 | 2020.04.13 | Retire aparèy seleksyon an Aparèy Paramèt panèl. |
| 2019.09.01 | Te ajoute sipò pou aparèy Intel Agilex®. | |
| 19.1 | 2019.04.01 | • Te ajoute sipò pou de nouvo kalite float-point float16_m7 (bfloat) ak float19_m10.
• Te ajoute karakteristik latansi depandan. • Te ajoute rapò FIFO nivo ranpli tanpon. |
| 18.1 | 2018.09.17 | • Te ajoute enpòte HDL.
• Te ajoute modèl lojisyèl C++. |
| 18.0 | 2018.05.08 | • Te ajoute sipò pou minimize reset otomatik nan desen DSP Builder. Minimize Reset detèmine seri rejis minimòm nan yon konsepsyon ki mande pou reset, pandan y ap kenbe fonksyonalite kòrèk konsepsyon an. Diminye kantite rejis ke DSP Builder reset ka bay bon jan kalite amelyore rezilta yo sa vle di redwi zòn ak ogmante Fmax.
• Te ajoute sipò pou jaden ti jan nan SharedMem blòk. Jaden sa yo bay fonksyonalite analòg ak sipò jaden ki egziste deja nan RegField epi RegOut blòk. • Te ajoute sipò beta pou enpòte HDL, ki enkòpore VHDL oswa Verilog HDL desen sentèz nan yon konsepsyon DSP Builder. Lè sa a, ou ka kosimule konsepsyon enpòte a ak eleman DSP Builder Simulink. Enpòte HDL gen ladan yon koòdone itilizatè minim, men li mande kèk konfigirasyon manyèl. Pou itilize karakteristik sa a, ou bezwen yon lisans pou zouti MathWorks HDL Verifier. |
| 17.1 | 2017.11.06 | • Te ajoute super-sample NCO konsepsyon example.
• Te ajoute sipò pou Intel Cyclone® 10 ak Intel Stratix® 10 aparèy. • Retire ka Siyal yo blòk. • Supprime opsyon WYSIWYG sou Enfòmasyon sou sentèz blòk. |
| 17.0 | 2017.05.05 | • Rebranded kòm Intel
• Depreche Siyal yo blòk • Te ajoute konsepsyon dèlko Gaussian ak nimewo o aza egzanpamples • Te ajoute supers gwosè varyabampdirije FFT konsepsyon ansyenample • Te ajoute HybridVFFT blòk • Te ajoute JeneralVTwiddle epi GeneralMultVTwiddle blòk |
| 16.1 | 2016.11.10 | • Te ajoute 4-chanèl 2-antèn DUC ak DDC pou konsepsyon referans LTE
• Te ajoute BFU_simple blòk • Kreye edisyon Standard ak Pro. Pro sipòte Arria 10 aparèy; Standard sipòte tout lòt fanmi yo. • Depreke a Siyal yo blòk • Te ajoute fonksyonalite pou mete paramèt koòdone Avalon-MM nan meni DSP Builder |
| kontinye… | ||
| Version | Dat | Deskripsyon |
| 16.0 | 2016.05.02 | • Bibliyotèk reòganize
• Amelyore rezilta plisman sou aparèy MAX 10 • Te ajoute nouvo konsepsyon examples: — Gaussian dèlko nimewo o aza — DUC_4C4T4R ak DDC_4C4T4R LTE dijital-up ak desann-konvèsyon • Te ajoute nouvo estrateji koupe FFT: prune_to_widths () |
| 15.1 | 2015.11.11 | • Depreche Kouri Quartus II epi Kouri Modelsim blòk
• Te ajoute sipò travèse revèy • Te ajoute filtè FIR reconfigurable • Entèfas otobis amelyore: — Amelyore tcheke erè ak rapò — Amelyore presizyon simulation — Amelyore aplikasyon lojik esklav otobis la — Amelyore travèse revèy • Chanje kèk interfaces Avalon-MM • Te ajoute nouvo blòk: — Kaptire valè — Fanout — Pran yon poz — Vectorfanout • Te ajoute IIR: plen pousantaj fiks pwen ak IIR: plen pousantaj demonstrasyon pwen flotan • Te ajoute transmèt ak resevwa konsepsyon referans modèm |
| 15.0 | Me 2015 | • Te ajoute sipò pou pwodiksyon SystemVerilog
• Te ajoute bibliyotèk memwa ekstèn • Te ajoute Ekstèn memwa blòk • Te ajoute nouvo Pèmèt ekri sou tou de pò yo paramèt pou DualMem blòk • Chanje paramèt sou AvalonMMSlaveSettings blòk |
| 14.1 | Desanm 2014 | • Te ajoute sipò pou Arria 10 blòk pwen k ap flote difisil
• Te ajoute BusStimulus ak BusStimulusFileLektè blòk nan memwa-map rejis konsepsyon egzanpample. • Te ajoute blòk AvalonMMSlaveSettings ak DSP Builder > Avalon Interfaces > Avalon-MM esklav opsyon meni an • Retire paramèt otobis yo nan blòk Kontwòl ak Siyal • Retire konsepsyon sa a egzanpamples: — Konvètè Espas Koulè (Pataje Resous Pliye) — Entèpolasyon FIR Filter ak Mizajou Koefisyan — Primitif FIR Filter (pliyan pou pataje resous) - Single-Stage Filtè IIR (pliyan pou pataje resous) — Twa-stage Filtè IIR (pliyan pou pataje resous) • Te ajoute sipò sistèm nan bouk la • Te ajoute nouvo blòk: — Klasifikasyon k ap flote - Floating-point miltipliye akimile — Te ajoute fonksyon ipotenuz nan blòk matematik • Te ajoute konsepsyon eksamples: — Konvètisè espas koulè — Konplèks FIR — CORDIC soti nan Primitive Blocks — Rediksyon faktè Crest — Pliye FIR — Filtè dezimasyon varyab nonb antye relatif — Sòt vektè - sekans ak iteratif |
| kontinye… | ||
| Version | Dat | Deskripsyon |
| • Te ajoute konsepsyon referans:
— Rediksyon faktè Crest — RF dirèk ak Testbench Synthesizable — Filtè dezimasyon dinamik — Rekonfigurab Filtè Dezimasyon — Filtè dezimasyon varyab nonb antye relatif • Retire katab pataje resous • Mizajou Katab ALU |
||
| 14.0 | jen 2014 | • Te ajoute sipò pou MAX 10 FPGAs.
• Retire sipò pou Cyclone III ak aparèy Stratix III • Amelyore DSP Builder Run ModelSim opsyon, ki kounye a pèmèt ou kouri ModelSim pou konsepsyon an tèt nivo oswa submodul endividyèl yo • Chanje jenerasyon HDL nan anyè nivo aparèy (anba anyè RTL sib espesifye) olye ke nan yon yerachi nan anyè. • Te ajoute siyal li sou koòdone otobis la • Te ajoute pò klè sou FIFO la • Depreche 13 blòk FFT • Te ajoute nouvo konsepsyon examples: — Avalon-ST Entèfas (Entre ak Sòti FIFO tanpon) ak Backpressure — Avalon-ST Entèfas (Sòti FIFO tanpon) ak Backpressure — Fonksyon matematik pwen fiks — Fraksyon rasin kare lè l sèvi avèk CORDIC - Normalisateur — FFT paralèl — Paralèl Floating-Point FFT — Rasin kare lè l sèvi avèk CORDIC — Chanje FFT/iFFT — FFT pwen fiks gwosè varyab — FFT pwen fiks gwosè varyab san BitReverseCoreC Block — Gwosè Varyab pwen fiks iFFT — Gwosè varyab iFFT pwen fiks san BitReverseCoreC Block — Gwosè varyab Floating-Point FFT — Gwosè Varyab Floating Point FFT san BitReverseCoreC Block — Gwosè varyab Floating-Point iFFT — Gwosè Varyab Pwen Flotan iFFT san BitReverseCoreC Block • Te ajoute nouvo blòk: — Anchored Delay — Pèmèt Liy Reta — Pèmèt Reta Feedback — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P, ak FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X, ak FFT64X — FFT2, FFT4, VFFT2, ak VFFT4 — Jeneral Multitwiddle ak Jeneral Twiddle (GeneralMultiTwiddle, GeneralTwiddle) — Hybrid FFT (Hybrid_FFT) — Paralèl Pipelined FFT (PFFT_Pipe) — Pare |
| 13.1 | Novanm 2013 | • Retire sipò pou aparèy sa yo:
— Arria GX — Siklòn II — HardCopy II, HardCopy III, ak HardCopy IV - Stratix, Stratix II, Stratix GX, ak Stratix II GX • Amelyore koule ALU plisman • Te ajoute nouvo fonksyon nan blòk Matematik. |
| kontinye… | ||
| Version | Dat | Deskripsyon |
| • Te ajoute opsyon blòk Simulink fi nan blòk Const, DualMem, ak LUT
• Te ajoute nouvo konsepsyon examples: — FFT an tan reyèl ak presizyon varyab — Entèpolasyon FIR Filter ak ajou koyefisyan — Tan-delè beamformer • Te ajoute nouvo blòk: — Anchored Delay - Polinòm — TwiddleAngle — TwiddleROM ak TwiddleROMF — VariableBitReverse — VFFT |
||
| 13.0 | Me 2013 | • Mizajou blòk aparèy ak nouvo meni Seleksyon Aparèy.
• Te ajoute nouvo blòk ModelPrim: — Konst Mult — Divize - MinMax — Negasyon — Pwodwi eskalatè • Te ajoute nèf nouvo blòk FFT • Te ajoute dis nouvo demonstrasyon FFT |
| 12.1 | Novanm 2012 | • Te ajoute karakteristik plisman ALU
• Te ajoute améliorée ak presizyon flottante opsyon • Te ajoute nouvo blòk ModelPrim sa yo: — AddSub — AddSubFused — CmpCtrl — Matematik - Maksimòm ak Minimòm - MinMaxCtrl — Round — Trig • Te ajoute nouvo blòk FFT sa yo: — Edge Detect (EdgeDetect) - Puls Divider (PulseDivider) — Multiplier batman kè (PulseMultiplier) — FFT ti jan ranvèse ak pwodiksyon natirèl (FFT_BR_Natural) • Te ajoute nouvo konsepsyon FIR sa a examples: - Super-sample deziman filtè FIR - Super-sample fraksyonè FIR filtre • Te ajoute pozisyon, vitès, ak kontwòl aktyèl pou motè AC (ak pliye ALU) konsepsyon eksample |
Enfòmasyon ki gen rapò
DSP Builder Advanced Blockset Handbook
Kondisyon sistèm
- DSP Builder pou Intel FPGA entegre ak zouti MathWorks MATLAB ak Simulink ak lojisyèl Intel Quartus® Prime.
- Asire ke omwen yon vèsyon MathWorks MATLAB ak zouti Simulink disponib sou estasyon travay ou anvan ou enstale DSP Builder pou Intel FPGA. Ou ta dwe itilize menm vèsyon lojisyèl Intel Quartus Prime ak DSP Builder pou Intel FPGA. DSP Builder pou Intel FPGAs sipòte sèlman vèsyon 64-bit nan MATLAB.
- Soti nan v18.0, DSP Builder pou Intel FPGAs avanse blockset disponib pou Intel Quartus Prime Pro Edition ak Intel Quartus Prime Standard Edition. DSP Builder pou blòk estanda Intel FPGA yo disponib sèlman pou Intel Quartus Prime Standard Edition.
Tablo 2. DSP Builder pou Intel FPGAs MATLAB Depandans
| Version | Vèsyon ki sipòte MATLAB | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard edisyon | Intel Quartus Prime Pro edisyon | ||
| 22.4 | Pa disponib | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Pa disponib | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Pa disponib | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Pa disponib | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Pa disponib | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Pa disponib | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Pa disponib | R2019a R2018b R2018a R2017b | |
| kontinye… | |||
| Version | Vèsyon ki sipòte MATLAB | ||
| DSP Builder Standard Blockset | DSP Builder Advanced Blockset | ||
| Intel Quartus Prime Standard edisyon | Intel Quartus Prime Pro edisyon | ||
| R2017a R2016b | |||
| 19.1 | Pa sipòte | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Nòt:
DSP Builder pou Intel FPGAs avanse blockset itilize kalite pwen fiks Simulink pou tout operasyon epi li mande vèsyon ki gen lisans Simulink Fixed Point. Intel rekòmande tou Bwat zouti sistèm DSP ak bwat zouti sistèm kominikasyon, ki kèk konsepsyon eksamples itilize.
Enfòmasyon ki gen rapò
Enstalasyon lojisyèl Intel ak lisans.
DSP Builder pou Intel® FPGAs Release Notes 9
Dokiman / Resous
 |
Intel DSP Builder pou Intel FPGAs [pdfGid Itilizatè DSP Builder pou Intel FPGAs, Builder pou Intel FPGAs, Intel FPGAs, FPGAs |