Mjenzi wa DSP kwa Intel FPGAs
Taarifa ya Bidhaa
Bidhaa hiyo inaitwa DSP Builder kwa Intel FPGAs. Ni zana ya programu inayowaruhusu watumiaji kubuni na kutekeleza algoriti za usindikaji wa mawimbi ya dijiti (DSP) kwenye Intel FPGAs. Zana hutoa kiolesura cha kielelezo kinachounganishwa na zana ya MathWorks MATLAB na Simulink, kuruhusu watumiaji kubuni mifumo ya DSP kwa kutumia mbinu ya mchoro wa kuzuia. Zana ina matoleo tofauti, na toleo la hivi karibuni likiwa 22.4. Bidhaa imepitia masahihisho kadhaa, huku kila sasisho likianzisha vipengele vipya, kurekebishwa kwa hitilafu na maboresho. Jedwali la historia ya marekebisho linatoa muhtasari wa mabadiliko yaliyofanywa katika kila toleo. Bidhaa ina matoleo mawili ya blockset: blockset ya kawaida na blockset ya juu. Kizuizi cha kawaida kinapatikana kwa Toleo la Kawaida la Intel Quartus Prime, huku kifaa cha hali ya juu kinapatikana kwa Toleo la Intel Quartus Prime Pro na Toleo la Kawaida la Intel Quartus Prime. Bidhaa ina mahitaji ya mfumo ambayo yanahitaji kukidhiwa kwa usakinishaji na matumizi sahihi. Inahitaji angalau toleo moja la zana ya MathWorks MATLAB na Simulink, yenye usaidizi wa matoleo ya 64-bit ya MATLAB. Toleo la programu ya Intel Quartus Prime linapaswa kufanana na toleo la DSP Builder kwa Intel FPGAs inayotumika. Kizuizi cha hali ya juu hutumia aina za sehemu zisizohamishika za Simulink kwa shughuli zote na huhitaji matoleo yenye leseni ya Simulink Fixed Point. Intel pia inapendekeza Sanduku la Zana la Mfumo wa DSP na Sanduku la Zana la Mfumo wa Mawasiliano kwa utendakazi zaidi.
Maagizo ya Matumizi ya Bidhaa
- Hakikisha kuwa una toleo linalooana la zana ya MathWorks MATLAB na Simulink iliyosakinishwa kwenye kituo chako cha kazi. Chombo hiki kinaauni matoleo ya 64-bit ya MATLAB pekee.
- Hakikisha kuwa umesakinisha toleo linalofaa la programu ya Intel Quartus Prime. Toleo linafaa kulingana na toleo la DSP Builder kwa Intel FPGAs unazotumia.
- Zindua Kijenzi cha DSP cha Intel FPGA na ufungue kiolesura cha picha.
- Tengeneza mfumo wako wa DSP kwa kutumia mkabala wa mchoro wa kizuizi unaotolewa na zana. Tumia vizuizi na vipengele vinavyopatikana ili kuunda algoriti unayotaka.
- Chukua advantage ya aina za sehemu zisizohamishika za Simulink kwa shughuli zote katika muundo wako. Hakikisha una leseni zinazohitajika za Simulink Fixed Point.
- Ikiwa unahitaji utendakazi wa ziada, zingatia kutumia Sanduku la Zana la Mfumo wa DSP na Sanduku la Zana la Mfumo wa Mawasiliano, ambazo zinapendekezwa na Intel.
- Mara tu muundo wako ukamilika, unaweza kutoa muhimu files kwa kupanga Intel FPGA.
Kwa kufuata maagizo haya ya matumizi, utaweza kuunda na kutekeleza algoriti za DSP kwenye Intel FPGAs kwa kutumia DSP Builder kwa Intel FPGAs.
Kijenzi cha DSP cha Vidokezo vya Kutolewa vya Intel® FPGAs
Habari Zinazohusiana
- Msingi wa Maarifa
- Ufungaji wa Programu na Utoaji Leseni
Erratum
Errata ni kasoro za kiutendaji au hitilafu, ambazo zinaweza kusababisha bidhaa kupotoka kutoka kwa vipimo vilivyochapishwa. Masuala ya hati ni pamoja na makosa, maelezo yasiyoeleweka, au kuachwa kutoka kwa vipimo vilivyochapishwa sasa au hati za bidhaa.
Kwa habari kamili juu ya makosa na matoleo yaliyoathiriwa na makosa, rejelea ukurasa wa Msingi wa Maarifa wa Intel®. webtovuti.
Habari Zinazohusiana
Msingi wa Maarifa
Kijenzi cha DSP cha Historia ya Marekebisho ya Kina cha Kizuizi cha Intel FPGAs
| Toleo | Tarehe | Maelezo |
| 22.4 | 2022.12.12 | Muundo wa Injini ya Kuzidisha ya Matrix Iliyoongezwa Example. |
| 22.3 | 2022.09.30 | • Utendaji ulioboreshwa:
- Mjenzi wa DSP sasa anatumia kizuizi cha FP DSP kwa FP16 na Bfloat16, iliyo na mviringo kwa usahihi, Ongeza, Ndogo or AddSub kwenye vifaa vya Intel Agilex - Imetoa ufikiaji wa usanifu mzito wa DSP na mwanga wa DSP kwa kumbukumbu ya kielelezo na asilia katika blockset ya DSP Builder. - matumizi bora ya mantiki ya FP FFT kwa miundo miwili ya FP yenye usahihi wa chini: FP16 na FP19. • Ujumuishaji ulioboreshwa wa miundo ya DSP Builder na IP nyingine katika Mbuni wa Mfumo. - DSP Builder haifunguzi lakini huweka pamoja vekta za (hiari) mawimbi changamano kama huluki moja ya mfereji. - Unaweza pia kugawa jukumu maalum kwa mfereji. DSP Builder huweka kiotomatiki mifereji mingi yenye majina ya kipekee kwa kuweka kiolesura kwa kutumia jina la kielelezo cha DSP Builder. • Kuboresha usanidi chaguo-msingi wa FFT vitalu ili kupunguza makosa wakati wa kubadilisha vigezo vya FFT. • Hutoa chaguo la kuweka upya hali ya ndani ya MOTO kuzuia wakati wa kuweka upya joto. • Aliongeza maktaba ambayo ina vizuizi vya Simulink ambavyo DSP Builder inasaidia. |
| 22.2 | 2022.03.30 | Idadi ya marudio ya ndani iliyopunguzwa CORDIC kuzuia kupunguza matumizi ya rasilimali na kuongeza usahihi. |
| iliendelea… | ||
| Toleo | Tarehe | Maelezo |
| 22.1 | 2022.06.30 | • Imeongeza ripoti ya kusubiri kwa GPIO block (sawa na kuripoti latency kwenye Kituo cha IO
vitalu). • Aliongeza mseto nyuma-kwa-nyuma VFFT block, ambayo inasaidia utiririshaji unaoendelea wa data wakati saizi ya FFT inabadilika bila kuwasha bomba la FFT. • Uwezo wa kutumia Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX katika DSP Builder Advanced Pro. Ni lazima ukusanye RTL iliyozalishwa na toleo la Intel Quartus Std. • Iliongeza utaratibu wa udhibiti wa ufikiaji wa kusoma hadi SharedMems kuzuia • Ufungashaji wa block ya DSP umeboreshwa kwa kubadilisha Ongeza, Ndogo, na Mux kwa nguvu AddSub kuzuia |
| 21.4 | 2021.12.30 | Imeongezwa Mpokeaji wa AXI4Stream na AXI4StreamTransmitter kwa Kutiririsha maktaba |
| 21.3 | 2021.09.30 | • Maktaba ya DFT imeongezwa na DFT, Panga upyaBlock, na Panga upyaAndRescale vitalu
• Usaidizi umeongezwa kwa vifaa vya Cyclone V • Vidhibiti vilivyoongezwa vya ufikiaji wa usomaji wa ushauri (RA) kwenye vizuizi vya kumbukumbu vya DSP Builder • Imeongeza kizuizi cha nyuma-kwa-nyuma cha FFT kilichorahisishwa • Umeongeza uwezo wa kusakinisha DSP Builder inayojitegemea bila kuhitaji usakinishaji unaooana na toleo la Intel Quartus Prime |
| 21.1 | 2021.06.30 | • Imeongezwa Finite State Machine block na kubuni example.
• Msaada ulioongezwa kwa toleo la MATLAB: R2020b |
| 20.1 | 2020.04.13 | Imeondoa kiteuzi cha kifaa ndani Vigezo vya Kifaa paneli. |
| 2019.09.01 | Usaidizi ulioongezwa kwa vifaa vya Intel Agilex®. | |
| 19.1 | 2019.04.01 | • Msaada ulioongezwa kwa aina mbili mpya za sehemu za kuelea float16_m7 (bfloat) na float19_m10.
• Kipengele cha kusubiri tegemezi kimeongezwa. • Imeongeza kuripoti kwa kiwango cha bafa ya FIFO. |
| 18.1 | 2018.09.17 | • Imeongeza HDL iliyoletwa.
• Miundo ya programu ya C++ imeongezwa. |
| 18.0 | 2018.05.08 | • Usaidizi ulioongezwa wa upunguzaji wa uwekaji upya kiotomatiki wa miundo ya DSP Builder. Upunguzaji wa uwekaji upya huamua seti ndogo ya rejista katika muundo unaohitaji kuwekwa upya, huku ikibakiza utendakazi sahihi wa muundo. Kupunguza idadi ya rejista ambazo uwekaji upya wa DSP Builder unaweza kuboresha ubora wa matokeo yaani eneo lililopunguzwa na kuongezeka kwa Fmax.
• Aliongeza usaidizi kwa sehemu ndogo kwenye SharedMem kuzuia. Sehemu hizi hutoa utendakazi sawa na usaidizi wa uga wa biti uliopo katika faili ya RegField na RegOut vitalu. • Usaidizi wa beta ulioongezwa kwa uagizaji wa HDL, ambao unajumuisha miundo inayoweza kusanisishwa ya VHDL au Verilog HDL katika muundo wa DSP Builder. Kisha unaweza kuiga muundo ulioingizwa kwa kutumia vijenzi vya Simulink vya DSP Builder. Uagizaji wa HDL unajumuisha kiolesura cha chini cha mtumiaji, lakini unahitaji usanidi fulani wa mikono. Ili kutumia kipengele hiki, unahitaji leseni ya zana ya Kithibitishaji cha MathWorks HDL. |
| 17.1 | 2017.11.06 | • Aliongeza super-sampna muundo wa NCO example.
• Usaidizi umeongezwa kwa vifaa vya Intel Cyclone® 10 na Intel Stratix® 10. • Matukio yaliyoondolewa ya Ishara kuzuia. • Chaguo la WYSIWYG lililofutwa limewashwa Maelezo ya awali kuzuia. |
| 17.0 | 2017.05.05 | • Imebadilishwa jina kuwa Intel
• Imeacha kutumika Ishara kuzuia • Muundo wa Kijenereta wa Nambari za Gaussian na Nambari za Nambari uliongezwa zamaniampchini • Aliongeza supers variable-sizeampaliongoza muundo wa FFT example • Imeongezwa MsetoVFFT kuzuia • Imeongezwa GeneralVTwiddle na GeneralMultVTwiddle vitalu |
| 16.1 | 2016.11.10 | • Imeongezwa DUC ya njia 4 za antena 2 na DDC kwa muundo wa marejeleo wa LTE
• Imeongeza BFU_simple block • Imeunda matoleo ya Kawaida na Pro. Pro inasaidia vifaa vya Arria 10; Kawaida inasaidia familia zingine zote. • Iliacha kutumika Ishara kuzuia • Utendaji ulioongezwa wa kuweka mipangilio ya kiolesura cha Avalon-MM katika menyu ya DSP Builder |
| iliendelea… | ||
| Toleo | Tarehe | Maelezo |
| 16.0 | 2016.05.02 | • Maktaba zilizopangwa upya
• Matokeo ya kukunja yaliyoboreshwa kwenye vifaa MAX 10 • Aliongeza muundo mpya wa zamaniampchini: - Jenereta ya Nambari isiyo ya kawaida ya Gaussian — DUC_4C4T4R na DDC_4C4T4R LTE ubadilishaji wa kidijitali juu na chini • Umeongeza mkakati mpya wa kupogoa wa FFT: prune_to_widths() |
| 15.1 | 2015.11.11 | • Imeacha kutumika Run Quartus II na Endesha Modelsim vitalu
• Msaada wa kuvuka saa umeongezwa • Imeongeza vichujio vya FIR vinavyoweza kusanidiwa upya • Miingiliano ya mabasi iliyoboreshwa: - Kukagua makosa na kuripoti kuboreshwa - Usahihi wa uigaji ulioboreshwa - Utekelezaji bora wa mantiki ya watumwa wa basi - Uvukaji wa saa ulioboreshwa • Ilibadilisha baadhi ya violesura vya Avalon-MM • Vizuizi vipya vimeongezwa: — Nasa Maadili — Fanout — Sitisha — Vectorfanout • IIR iliyoongezwa: kiwango kamili cha uhakika na IIR: onyesho za kiwango kamili cha sehemu zinazoelea • Aliongeza kutuma na kupokea muundo wa kumbukumbu ya modemu |
| 15.0 | Mei 2015 | • Usaidizi ulioongezwa kwa utoaji wa SystemVerilog
• Aliongeza maktaba ya kumbukumbu za nje • Imeongezwa Kumbukumbu ya Nje kuzuia • Imeongezwa mpya Ruhusu kuandika kwenye bandari zote mbili kigezo kwa DualMem kuzuia • Vigezo vilivyobadilishwa vimewashwa Mipangilio ya AvalonMMSlave kuzuia |
| 14.1 | Desemba 2014 | • Usaidizi umeongezwa kwa vitalu 10 vya kuelea-ngumu vya Arria
• Aliongeza BusStimulus na BusStimulusFileKisomaji huzuia muundo wa rejista zilizopangwa kwa kumbukumbu zamaniample. • Imeongeza kizuizi cha Mipangilio ya AvalonMMSlave na DSP Builder > Avalon Interfaces > Avalon-MM slave chaguo la menyu • Imeondoa vigezo vya basi kwenye vizuizi vya Udhibiti na Mawimbi • Imeondoa mfano wa muundo ufuataoampchini: - Kibadilishaji cha Nafasi ya Rangi (Kukunja kwa Kushiriki Rasilimali) — Kutafsiri Kichujio cha FIR kwa Kusasisha Coefficients - Kichujio cha kwanza cha FIR (Kukunja kwa Kushiriki Rasilimali) - Single-StagKichujio cha e IIR (Kukunja kwa Kushiriki Rasilimali) - Sekunde tatutagKichujio cha e IIR (Kukunja kwa Kushiriki Rasilimali) • Usaidizi ulioongezwa wa mfumo ndani ya kitanzi • Vizuizi vipya vimeongezwa: - Kiainishi cha sehemu ya kuelea - Sehemu ya kuelea kuzidisha kujilimbikiza - Imeongeza kazi ya hypotenuse kwenye kizuizi cha hesabu • Muundo ulioongezwa kwa mfanoampchini: - Kibadilishaji cha nafasi ya rangi - MOTO tata - CORDIC kutoka kwa Primitive Blocks - Kupunguza sababu ya Crest - FIR ya kukunja - Kichujio cha Kupunguza Kiwango Nambari kinachobadilika - Aina ya Vekta - ya mfululizo na ya kurudia |
| iliendelea… | ||
| Toleo | Tarehe | Maelezo |
| • Miundo ya marejeleo iliyoongezwa:
- Kupunguza sababu ya Crest - RF ya moja kwa moja na Synthesizable Testbench - Kichujio cha Kupunguza Nguvu - Kichujio cha Uamuzi kinachoweza kusanidiwa tena - Kichujio cha Kupunguza Kiwango Nambari kinachobadilika • Folda ya kushiriki rasilimali imeondolewa • Folda ya ALU iliyosasishwa |
||
| 14.0 | Juni 2014 | • Usaidizi umeongezwa kwa MAX 10 FPGAs.
• Imeondoa uwezo wa kutumia vifaa vya Cyclone III na Stratix III • Imeboreshwa DSP Builder Run ModelSim chaguo, ambayo sasa hukuruhusu kuendesha ModelSim kwa muundo wa kiwango cha juu au moduli ndogo za mtu binafsi • Ilibadilisha uzalishaji wa HDL kuwa saraka ya kiwango cha kifaa (chini ya saraka lengwa ya RTL) badala ya safu ya saraka. • Imeongeza mawimbi ya kusoma kwenye kiolesura cha basi • Imeongeza bandari wazi kwenye FIFO • Vitalu 13 vya FFT vimeacha kutumika • Aliongeza muundo mpya wa zamaniampchini: - Kiolesura cha Avalon-ST (Ingizo na Pato la FIFO Buffer) yenye Shinikizo la Nyuma - Kiolesura cha Avalon-ST (Pato la FIFO Buffer) chenye Shinikizo la Nyuma - Vitendaji vya hisabati vya uhakika - Mzizi wa mraba wa sehemu kwa kutumia CORDIC - Normalizer - Sambamba FFT - FFT ya Uhakika Sambamba wa Kuelea - Mzizi wa mraba kwa kutumia CORDIC - FFT/iFFT inayoweza kubadilishwa - Variable-Size Fixed-Point FFT - Ukubwa wa Kubadilika-Ukubwa Usiobadilika FFT bila Kizuizi cha BitReverseCoreC - Kigezo cha Ukubwa Haibadiliki-Poin iFFT — IFFT ya Ukubwa Inayoweza Kubadilika bila Kizuizi cha BitReverseCoreC — FFT ya Ukubwa Inayobadilika-badilika — FFT ya Ukubwa Inayobadilika-Ukubwa wa Kuelea bila Kizuizi cha BitReverseCoreC — Sehemu ya Kuelea ya Ukubwa Inayobadilika iFFT - Kizuizi cha BitReverseCoreC • Vizuizi vipya vimeongezwa: - Kucheleweshwa kwa nanga - Imewasha Mstari wa Kuchelewesha - Ucheleweshaji wa Maoni umewashwa - FFT2P, FFT4P, FFT8P, FFT16P, FFT32P, na FFT64P - FFT2X, FFT4X, FFT8X, FFT16X, FFT32X, na FFT64X - FFT2, FFT4, VFFT2, na VFFT4 - Jumla ya Multitwiddle na General Twiddle (GeneralMultiTwiddle, GeneralTwiddle) - FFT Mseto (Mseto_FFT) - FFT yenye Bomba Sambamba (PFFT_Bomba) - Tayari |
| 13.1 | Novemba 2013 | • Imeondoa usaidizi wa vifaa vifuatavyo:
- Arria GX - Kimbunga II — HardCopy II, HardCopy III, na HardCopy IV - Stratix, Stratix II, Stratix GX, na Stratix II GX • Mtiririko wa kukunja wa ALU ulioboreshwa • Imeongeza utendakazi mpya kwenye Kizuizi cha Hisabati. |
| iliendelea… | ||
| Toleo | Tarehe | Maelezo |
| • Imeongeza chaguo la kuzuia Simulink fi kwenye vizuizi vya Const, DualMem na LUT
• Aliongeza muundo mpya wa zamaniampchini: - Tofauti-usahihi wa wakati halisi wa FFT — Kutafsiri Kichujio cha FIR kwa kusasisha coefficients - Kiboreshaji cha kuchelewa kwa wakati • Vizuizi vipya vimeongezwa: - Kucheleweshwa kwa nanga - Polynomial -TwiddleAngle - TwiddleROM na TwiddleROMF - VariableBitReverse - VFFT |
||
| 13.0 | Mei 2013 | • Kizuizi cha kifaa kilichosasishwa kwa menyu mpya ya Kiteuzi cha Kifaa.
• Imeongeza vizuizi vipya vya ModelPrim: - Const Mult - Gawanya - MinMax - Negate - Bidhaa ya Scalar • Imeongeza vitalu tisa vipya vya FFT • Aliongeza maandamano kumi mapya ya FFT |
| 12.1 | Novemba 2012 | • Kipengele cha kukunja cha ALU kimeongezwa
• Chaguo zilizoimarishwa za uhakika za kuelea zimeongezwa • Imeongeza vizuizi vipya vifuatavyo vya ModelPrim: - OngezaSub - AddSubFused - CmpCtrl - Hisabati - Kiwango cha juu na cha chini - MinMaxCtrl - Mzunguko - Trig • Imeongeza vizuizi vipya vya FFT vifuatavyo: - Gundua Edge (EdgeDetect) - Kigawanyaji cha Pulse (PulseDivider) - Pulse Multiplier (PulseMultiplier) - FFT ya Reverse Bit na Pato Asili (FFT_BR_Natural) • Aliongeza muundo mpya wa FIR wa zamaniampchini: - Super-sampna kichujio cha FIR kinachopunguza - Super-sampkichujio cha FIR cha sehemu • Aliongeza nafasi, kasi, na udhibiti wa sasa wa injini za AC (zenye kukunja kwa ALU) muundo wa zamaniample |
Habari Zinazohusiana
Mwongozo wa Kizuizi cha Kina wa Wajenzi wa DSP
Mahitaji ya Mfumo
- DSP Builder kwa Intel FPGAs huunganishwa na MathWorks MATLAB na zana za Simulink na programu ya Intel Quartus® Prime.
- Hakikisha angalau toleo moja la zana ya MathWorks MATLAB na Simulink linapatikana kwenye kituo chako cha kazi kabla ya kusakinisha DSP Builder kwa Intel FPGAs. Unapaswa kutumia toleo lile lile la programu ya Intel Quartus Prime na Kijenzi cha DSP cha Intel FPGAs. Kijenzi cha DSP cha Intel FPGA kinaweza kutumia matoleo ya 64-bit ya MATLAB pekee.
- Kutoka v18.0, DSP Builder kwa Intel FPGAs advanced blockset inapatikana kwa Intel Quartus Prime Pro Edition na Intel Quartus Prime Standard Edition. Kijenzi cha DSP cha kizuizi cha kawaida cha Intel FPGAs kinapatikana kwa Toleo la Kawaida la Intel Quartus Prime.
Jedwali 2. Mjenzi wa DSP kwa Vitegemezi vya MATLAB vya Intel FPGAs
| Toleo | Matoleo Yanayotumika ya MATLAB | ||
| Kizuizi cha Kawaida cha Wajenzi wa DSP | Kizuizi cha Kina cha Wajenzi wa DSP | ||
| Toleo la Kawaida la Intel Quartus | Toleo la Intel Quartus Prime Pro | ||
| 22.4 | Haipatikani | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | Haipatikani | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | Haipatikani | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | Haipatikani | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | Haipatikani | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | Haipatikani | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | Haipatikani | R2019a R2018b R2018a R2017b | |
| iliendelea… | |||
| Toleo | Matoleo Yanayotumika ya MATLAB | ||
| Kizuizi cha Kawaida cha Wajenzi wa DSP | Kizuizi cha Kina cha Wajenzi wa DSP | ||
| Toleo la Kawaida la Intel Quartus | Toleo la Intel Quartus Prime Pro | ||
| R2017a R2016b | |||
| 19.1 | Haitumiki | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
Kumbuka:
DSP Builder kwa Intel FPGAs advanced blockset hutumia Simulink aina za pointed-point kwa shughuli zote na inahitaji matoleo yenye leseni ya Simulink Fixed Point. Intel pia inapendekeza Sanduku la Zana la Mfumo wa DSP na Sanduku la Zana la Mfumo wa Mawasiliano, ambalo baadhi ya miundo ya awali ziliwahiampmatumizi kidogo.
Habari Zinazohusiana
Ufungaji wa Programu ya Intel na Utoaji Leseni.
Kijenzi cha DSP cha Vidokezo vya Kutolewa vya Intel® FPGAs 9
Nyaraka / Rasilimali
 |
Intel DSP Builder kwa Intel FPGAs [pdf] Mwongozo wa Mtumiaji Mjenzi wa DSP kwa Intel FPGAs, Mjenzi wa Intel FPGAs, Intel FPGAs, FPGAs |